第5章：时钟网络和PLL的Cyclone III器件系列
硬件特性
5–17
PLL控制信号
可以使用以下三种信号观察和控制PLL操作和
重新同步。
pfdena
使用
pfdena
信号保持最后锁定频率，使您的系统有
时间关闭之前保存当前设置。该
pfdena
信号控制
PFD输出与可编程门。如果禁用PFD ， VCO的工作
控制电压和频率与一些长期漂移到一个较低的上次设定值
频率。
ARESET
该
ARESET
信号是复位或重新同步输入每一个PLL 。该装置
输入引脚或内部逻辑能够驱动这些输入信号。当高时， PLL
计数器复位，清除PLL输出，并把该PLL失锁。压控振荡器是
然后设置回其标称设置。当再次变低时，PLL同步
到它的输入，因为它重新锁定。
您必须包括
ARESET
在您的设计信号，如果满足下列条件之一
是真实的：
■
■
PLL重配置或者时钟设计切换启用
PLL输入时钟和输出时钟之间的相位关系必须是
后失锁的情况维持
1
如果输入时钟的PLL被切换或上电时不稳定，断言
ARESET
输入时钟后信号是稳定的，在规定范围内。
锁定
该
锁定
输出指示PLL已锁定到基准时钟和
PLL时钟输出仍维持在所设置的期望的相位和频率
的Quartus II MegaWizard外挂
™
插件管理器。
1
Altera建议您使用
ARESET
和
锁定
在您的设计到信号
控制和观察您的PLL的状态。
这种实现被示出在
图5-13 。锁定信号实施
锁定
V
CC
关闭
D
锁定
Q
PLL
ARESET
2012年7月
Altera公司。
的Cyclone III器件手册
第1卷
ALTERA [ ALTERA CORPORATION ]
