Chapter 5: Clock Networks and PLLs in the Cyclone III Device Family
Clock Networks
5–3
Table 5–1. Cyclone III Device Family GCLK Network Connections (Part 2 of 2)
GCLK Network Clock
Sources
PLL4_C1
PLL4_C2
PLL4_C3
PLL4_C4
DPCLK0
DPCLK1
DPCLK7
CDPCLK7
DPCLK2
CDPCLK2
DPCLK5
DPCLK7
DPCLK4
DPCLK6
DPCLK6
CDPCLK6
DPCLK3
CDPCLK3
DPCLK8
DPCLK11
DPCLK9
DPCLK10
DPCLK5
DPCLK2
DPCLK4
DPCLK3
Notes to
(1) EP3C5 and EP3C10 devices only have GCLK networks 0 to 9.
(2) These pins apply to all devices in the Cyclone III device family except EP3C5 and EP3C10 devices.
(3) EP3C5 and EP3C10 devices only have phase-locked loops (PLLs) 1 and 2.
(4) This pin applies only to EP3C5 and EP3C10 devices.
(5) Only one of the two
CDPCLK
pins can feed the clock control block. You can use the other pin as a regular I/O pin.
GCLK Networks
0
—
—
—
—
1
—
—
—
—
2
—
—
—
—
—
3
—
—
—
—
—
—
4
—
—
—
—
—
—
—
5
—
—
—
—
—
—
—
6
—
—
—
—
—
—
—
7
—
—
—
—
—
—
—
8
—
—
—
—
—
—
—
9
—
—
—
—
—
—
—
10
—
—
—
—
—
—
—
(1)
11
—
—
—
—
—
—
—
12
—
—
—
—
—
—
—
13
—
—
—
—
—
—
—
14
—
—
—
—
—
—
15
16
17
18
19
—
—
v
—
—
v
—
v
—
v
—
—
—
—
—
—
v
—
v
—
—
v
—
v
—
—
—
—
—
—
—
—
—
—
—
—
v
—
—
v
—
—
CDPCLK0,
or
—
v
—
CDPCLK1,
or
—
—
—
v v
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
v
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
v
—
CDPCLK5,
or
—
—
—
—
—
—
—
v
—
—
—
—
—
—
—
—
—
—
—
—
CDPCLK4,
or
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
v v
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
v
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
v
—
—
—
—
—
—
—
v
—
—
—
—
—
—
—
—
—
—
v v
—
—
—
—
—
v
—
—
—
—
v
—
—
—
v
—
—
v v
July 2012
Altera Corporation
Cyclone III Device Handbook
Volume 1