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    EP1SGX40GF1020I6N 参数 Datasheet PDF下载

    EP1SGX40GF1020I6N图片预览
    型号： EP1SGX40GF1020I6N
    PDF下载： 下载PDF文件 查看货源
    内容描述： [Field Programmable Gate Array, 4697 CLBs, 41250-Cell, CMOS, PBGA1020, 33 X 33 MM, 1 MM PITCH, LEAD FREE, FBGA-1020]
    分类和应用： 栅可编程逻辑
    文件页数/大小： 279 页 / 3682 K
    品牌： ALTERA [ ALTERA CORPORATION ]
     浏览型号EP1SGX40GF1020I6N的Datasheet PDF文件第39页浏览型号EP1SGX40GF1020I6N的Datasheet PDF文件第40页浏览型号EP1SGX40GF1020I6N的Datasheet PDF文件第41页浏览型号EP1SGX40GF1020I6N的Datasheet PDF文件第42页浏览型号EP1SGX40GF1020I6N的Datasheet PDF文件第44页浏览型号EP1SGX40GF1020I6N的Datasheet PDF文件第45页浏览型号EP1SGX40GF1020I6N的Datasheet PDF文件第46页浏览型号EP1SGX40GF1020I6N的Datasheet PDF文件第47页  
    Stratix GX Transceivers  
    In the EP1SGX25 device, the receiver PLL recovered clocks from  
    transceiver blocks 0 and 1 drive RCLK[1..0]while transceiver blocks 2  
    and 3 drive RCLK[7..6]. The regional clocks feed logic in their  
    associated regions.  
    Figure 2–28. EP1SGX25 Receiver PLL Recovered Clock to Regional Clock  
    Connection  
    Stratix GX  
    PLD  
    Transceiver Blocks  
    Block 0  
    RCLK[11..10]  
    Block 1  
    Block 2  
    RCLK[9..8]  
    Block 3  
    In addition, the receiver PLL’s recovered clocks can drive fast regional  
    lines (FCLK) as shown Figure 2–29. The fast regional clocks can feed logic  
    in their associated regions.  
    Altera Corporation  
    February 2005  
    2–33  
    Stratix GX Device Handbook, Volume 1  

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