ADSP-BF531/ADSP-BF532/ADSP-BF533
可替换地，因为在ADSP- BF531 / 2/3处理器包括
一个片内振荡器电路中，可以使用一个外部晶体。
水晶应在整个CLKIN和XTAL连接
销，与两个电容器连接，如图
电容值依赖于晶体的类型和应
由晶振制造商指定。并联谐振，
基频，微处理器级晶振应
使用。
SSEL的定义PLL输出之间的分频比
（VCO），和系统时钟。 SCLK分频值为1至
15.
显示了典型的系统时钟比率。
表6.示例系统时钟比率
信号名称
SSEL3–0
0001
0011
1010
分频比例频率比
VCO / SCLK
（兆赫）
VCO
SCLK
1:1
100
100
3:1
400
133
10:1
500
50
CLKIN
XTAL
CLKOUT
图8.外部晶体连接
系统时钟的最大频率为f
SCLK
。注意
除数比率必须选择限制系统时钟频率
昆西到其最大的F
SCLK
。在SSEL值是可以改变的
动态无任何PLL锁定延时写的
适当的值到PLL分频寄存器（ PLL_DIV ） 。
内核时钟（ CCLK ）频率，也可以动态地
可通过PLL_DIV寄存器的CSEL1-0位装置改变。
支持的CCLK的分压比是1，2 ，4， 8 ，如图
这种可编程内核时钟功能是有用的
快核心频率修改。
表7.核心时钟比率
信号名称
CSEL1–0
00
01
10
11
分频比例频率比
VCO / CCLK
VCO
CCLK
1:1
300
300
2:1
300
150
4:1
500
125
8:1
200
25
如图
内核时钟（ CCLK ）和
系统外设时钟（SCLK）从输入来自
时钟（CLKIN ）信号。片上PLL能够相乘
在CLKIN信号由一个用户可编程的1倍至63X乘法
化因子（由指定的最小和最大范围内
VCO频率） 。默认倍数为10倍，但它可以是
通过软件指令序列修饰。在最频飞
昆西的变化可以通过简单地写来实现
PLL_DIV注册。
“ FI NE ”调整
REQUI RES PLL测序
“粗”调整
上任何─佛罗里达州ÿ
÷ 1, 2, 4, 8
CLKIN
PLL
0. 5× - 64×
CCLK
VCO
÷ 1:15
SCLK
引导模式。
在ADSP - BF531 / 2/3处理器有两种机制（上市
自动加载内部L1指令的MEM
复位后ORY 。第三种模式是提供从执行
外部存储器，绕过引导序列。
表8.引导模式。
BMODE1–0
00
01
10
11
描述
从16位外部存储器执行（绕道
引导ROM ）
从8位或16位闪存启动
版权所有
从SPI串行EEPROM引导（ 8位，16位或24位
地址范围）
SCLK
≤
CCLK
SCLK
≤
133兆赫
图9.频率修改方法
所有片上外设的时钟由系统时钟（ SCLK ） 。
系统时钟频率是可编程通过的装置
在PLL_DIV寄存器的SSEL3-0位。该值编程
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