ADSP-BF531/ADSP-BF532/ADSP-BF533
SDRAM接口时序
表19. SDRAM接口时序
1
V
DDEXT
= 1.8 V
民
最大
2.1
0.8
10.0
2.5
2.5
6.0
1.0
6.0
1.0
1.0
1.0
4.0
V
DDEXT
= 2.5 V/3.3 V
民
最大
单位
1.5
0.8
7.5
2.5
2.5
4.0
ns
ns
ns
ns
ns
ns
ns
ns
ns
参数
时序要求
t
SSDAT
数据建立CLKOUT前
t
HSDAT
数据保持CLKOUT后
开关特性
t
SCLK
CLKOUT周期
2
t
SCLKH
CLKOUT宽高
CLKOUT宽度低
t
SCLKL
t
DCAD
命令， ADDR ，数据延迟CLKOUT后
3
t
HCAD
命令， ADDR ，数据保持CLKOUT后
1
t
DSDAT
数据禁止CLKOUT后
t
ENSDAT
数据使能CLKOUT后
1
2
对于T SDRAM时序
连接点
= 125 ℃下被限制到100MHz 。
请参阅
为最大值Fi
SCLK
在不同的V
DDINT
.
3
命令引脚包括： SRAS ， SCAS ， SWE ， SDQM ，短信， SA10 ， SCKE 。
t
SCLK
CLKOUT
t
SCLKH
t
SSDAT
t
ħ SDAT
数据（IN）的
t
SCLKL
t
DC AD
t
ENSDAT
数据（OUT ）
t
DSDAT
t
HCAD
t
DCAD
CMND ADDR
（下）
t
HCAD
注： COMMAND =
SRAS ， SCAS ， SWE ，
SDQM ，
短信，
SA10 ， SCKE 。
图14. SDRAM接口时序
修订版E |
第28页60 |
2007年7月
AD [ ANALOG DEVICES ]
