概述
在ADSP- 21161N SHARC
®
DSP是的低成本衍生物
ADSP -21160具有ADI公司的超级哈佛架构
tecture 。宽松的便携性， ADSP- 21161N是源代码
与ADSP -21160和第一代兼容
ADSP- 2106x SHARC处理器SISD （单指令，
单数据）模式。像其他SHARC系列的DSP ， ADSP-的
21161N ]是对于高perfor-优化的32位处理器
曼斯DSP应用。在ADSP - 21161N包括
100 MHz或110 MHz的核心，一个双端口的片上SRAM ，一个
集成I与多处理器支持/ O处理器，并
多个内部总线以消除I / O瓶颈。
作为最早在ADSP -21160提供中， ADSP- 21161N
提供了一个单指令多数据（ SIMD ）架构。
使用两个计算单元（ ADSP- 2106x SHARC proces-
感器有一个） ，在ADSP- 21161N可以双循环
性能与在一系列DSP的ADSP- 2106x
算法。
制作艺术的状态，高速，低功耗的CMOS
过程中， ADSP- 21161N有10纳秒或9 ns指令周期
时间。在其SIMD计算硬件上运行
110 MHz时， ADSP- 21161N可以执行6.6亿浮点
每秒浮点运算。
显示性能基准测试
标志着ADSP- 21161N 。
这些基准提供的单声道的推断
测得的双通道处理性能。欲了解更多
标杆和优化DSP代码，供参考
单，双通道处理，请参阅ADI公司
公司的网站。
表1.基准
100兆赫
指令
率
92 μs
5纳秒
20纳秒
45纳秒
80纳秒
60纳秒
40纳秒
800M字节/秒
110兆赫
指令
率
83.6 μs
4.5纳秒
18.18纳秒
40.9纳秒
72.72纳秒
54.54纳秒
36.36纳秒
880M字节/秒
在ADSP- 21161N的框图
说明
下面的建筑特色：
•两个处理单元，每一个ALU的组成，多
钳，移位器和数据寄存器文件
•数据地址发生器（ DAG1 ， DAG2 ）
•程序定序器与指令缓存
• PM和DM总线支持4个32位数据的能力
内存和核心的每个核心proces-之间的转账
SOR周期
•间隔定时器
•片上SRAM （ 1M位）
• SDRAM控制器的无缝连接的SDRAM
•外部端口支持：
•接口与片外存储器外设
•六无缝多支持
ADSP- 21161N SHARC处理器
•主机端口读的IOP寄存器/写
· DMA控制器
•四个串行端口
•双链路端口
• SPI兼容接口
• JTAG测试访问端口
• 12个通用I / O引脚
示出了一个典型的单处理器系统。一个multipro-
cessing系统出现在
ADSP - 21161N系列核心架构
在ADSP- 21161N包括以下建筑特色
的ADSP- 2116x系列处理器。在ADSP - 21161N的代码
在与ADSP -21160的装配水平相适应，
ADSP- 21060 ， ADSP- 21061 ， ADSP- 21062和ADSP -21065L 。
基准算法
1024点复数FFT
（ 4基数，以冲销）
FIR滤波器（每点击）
IIR滤波器（每双二阶）
矩阵乘法（流水线）
[3
3]
[3
1]
[4
4]
[4
1]
除（ Y / X ）
平方根的倒数
DMA传输
SIMD计算引擎
在ADSP - 21161N包含两个计算处理元素
该操作作为单指令多数据ments （SIMD）
引擎。的处理元件被称作P EX与
PEY ，并且每个包含一个ALU，乘法器，移位器和寄存器
文件中。 PEX始终是积极的，并PEY可以通过设置来启用
在MODE1寄存器PEYEN模式位。当该模式是
使能，相同的指令是在两个处理元素执行
内，但在每一个处理单元上操作的不同数据。
这种架构是高效的执行数学运算密集型DSP
算法。
进入SIMD方式也对使用方法的效果数据是反式
存储器和处理元件之间ferred 。当
SIMD模式下，数据带宽的两倍，需要维持
计算操作中的处理元素。由于
这一要求，进入SIMD模式也将增加一倍
存储器和处理元件之间的带宽。
在ADSP- 21161N继续SHARC行业领先的标
集成的DSP dards ，结合高性能
32位DSP内核集成的片上系统功能。这些
功能包括1M位双端口SRAM存储器，主机亲
处理器接口， I /支持14个DMA通道O处理器，
四个串行端口，两个连接端口， SDRAM控制器， SPI接口
面对外部并行总线，以及无缝多。
版本C |
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2013年1月
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