AD7712
引脚功能说明
针助记符
1
SCLK
功能
串行时钟。逻辑输入/输出取决于MODE引脚的状态。当模式为高时，
设备是在它的自计时模式和SCLK引脚提供一个串行时钟输出。这SCLK变
时有效
RFS
or
TFS
变低，它变为高阻时，无论
RFS
or
TFS
返回高电平或当
在设备完成一个输出字的传输。当模式为低时，该装置是在其外部
计时模式和SCLK引脚作为输入。此输入串行时钟可以是与所有连续的时钟
在连续的脉冲串中传输的数据。或者，它可以与一个非连续时钟
信息被在数据的小批量传送到AD7712 。
主时钟信号的设备。这可以以晶体或外部时钟的形式来提供。晶体可
在MCLK IN和MCLK OUT引脚连接。可替换地， MCLK IN引脚可被驱动以
CMOS兼容的时钟和MCLK OUT悬空。时钟输入频率为标称10兆赫。
当主时钟设备是晶体，该晶体之间连接的MCLK IN和MCLK OUT 。
地址输入。与此输入低电平，读取和写入器件的控制寄存器。有了这个输入
高，访问是要么数据寄存器或校准寄存器。
逻辑输入使用次数AD7712s的时，允许对所述数字滤波器的同步。它重置
数字滤波器的节点。
逻辑输入。当此管脚为高时，该装置是在其自计时模式;与该引脚为低电平时，设备处于其
外部时钟模式。
可编程增益差分模拟输入的模拟输入通道1正输入。在AIN1 （ + ）输入
被连接到一个输出的电流源，它可用于检查的外部换能器烧坏
或者去开路。这个输出电流源可通过控制寄存器进行接通/断开。
可编程增益差分模拟输入的模拟输入通道1负输入。
逻辑输入。服用此引脚为低电平，关闭内部模拟和数字电路，降低功耗
消耗至低于50
µW.
测试引脚。测试设备时使用。不要以任何方式连接到该引脚。
模拟负电源， 0 V至-5 V.与AGND相连的单电源工作。上AIN1输入电压
不应该> 30 mV的负w.r.t. V
SS
该设备的正确操作。
模拟正电源电压，+ 5 V至+10 V.
输入偏置电压。该输入电压应设置使得V
BIAS
+ 0.85
×
V
REF
＆ LT ; AV
DD
和V
BIAS
– 0.85
×
V
REF
＆ GT ; V
SS
其中，V
REF
为REF IN （ + ） - REF IN （ - ） 。理想情况下，这应该是中途AV之间绑
DD
和V
SS
。因此，随着AV
DD
= +5 V和V
SS
= 0 V ，它可连接到REF OUT ;带AV
DD
= +5 V和V
SS
=
-5 V ，它可连接到AGND ，同时与AV
DD
= 10 V，它可连接到+5 V.
参考输入。在REF IN （ - ）可位于AV间
DD
和V
SS
提供REF IN （ + ）大
比REF IN （ - ） 。
参考输入。基准输入是差分提供了REF IN （ + ）大于REF IN （ - ） 。
REF IN （ + ）可位于AV间
DD
和V
SS
.
参考输出。内部+ 2.5V基准，在此引脚提供。这是一个单端输出
这被称为AGND 。
模拟量输入通道2高电平模拟输入，可接受的模拟输入电压范围
±
4
×
V
REF
/ GAIN 。在标称V
REF
的+ 2.5V和为1的增益，则AIN2输入电压范围为
±
10 V.
接地参考点的模拟电路。
发送帧同步。用于编写串行数据到设备串行低电平有效逻辑输入
这个脉冲的下降沿后期望的数据。在自计时模式时，串行时钟变为活动
后
TFS
变低。在外部时钟模式，
TFS
必须的数据字的第一比特之前变低
被写入的部分。
接收帧同步。采用低电平有效逻辑输入，从设备访问串行数据。在
自时钟模式下， SCLK和SDATA线既成为仅次于活跃
RFS
变低。在外部
时钟模式下， SDATA行之后变得活跃
RFS
变低。
2
2
MCLK IN
3
4
5
6
7
MCLK OUT
A0
SYNC
模式
AIN1(+)
8
9
10
11
12
13
AIN1(–)
待机
TP
V
SS
AV
DD
V
BIAS
14
15
16
17
18
19
REF IN （ - ）
REF IN （ + ）
REF OUT
AIN2
AGND
TFS
20
RFS
英文内容
–7–
AD [ ANALOG DEVICES ]
