AD7712
参数
外部时钟模式
f
SCLK
t
20
t
21
t
22
t
23
t
247
t
257
t
26
t
27
t
28
t
298
t
30
t
318
t
32
t
33
t
34
t
35
t
36
在T限制
民
, T
最大
（ A，S版本）
f
CLK IN
/5
0
0
2
×
t
CLK IN
0
4
×
t
CLK IN
10
2
×
t
CLK IN
+ 20
2
×
t
CLK IN
2
×
t
CLK IN
t
CLK IN
+ 10
10
t
CLK IN
+ 10
10
5
×
t
CLK IN
/2 + 50
0
0
4
×
t
CLK IN
2
×
t
CLK IN
- SCLK高
30
单位
兆赫最大
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最小值）
ns（最大值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最小值）
ns（最大值）
ns（最小值）
ns（最大值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
条件/评论
串行时钟输入频率
DRDY
to
RFS
建立时间
DRDY
to
RFS
保持时间
A0到
RFS
建立时间
A0到
RFS
保持时间
数据存取时间（ RFS低到数据有效）
SCLK下降沿到数据有效延迟
SCLK高脉冲宽度
SCLK低电平脉冲宽度
SCLK下降沿到
DRDY
高
SCLK到数据有效保持时间
RFS / TFS
到SCLK下降沿保持时间
RFS
以数据有效保持时间
A0到
TFS
建立时间
A0到
TFS
保持时间
SCLK下降沿到
TFS
保持时间
数据有效到SCLK建立时间
数据有效到SCLK保持时间
笔记
1
通过设计保证，但未经生产测试。在最初发布的任何重新设计或工艺变更可能会影响该参数后的样品进行测试。所有输入
信号从1.6V的电压电平中指定与指定tR = tF = 5纳秒（10％至90％的5伏），并定时
2
参见图11至14中。
3
在AD7712中指定了10 MHz的时钟AV
DD
+5 V电压
±
5％。它指定了一个8 MHz的时钟AV
DD
电压大于5.25 V少
超过10.5 V.
4
CLK IN的占空比的范围是45 ％至55％ 。 CLK IN必须提供每当AD7712不处于待机模式。如果没有时钟存在在这种情况下，该
设备可以得出比规定更高的电流，并可能成为未校准。
5
在AD7712的产品测试和f
CLK IN
在10 MHz （ 8兆赫的AV
DD
< 5.25 V） 。它是由特性保证在400 kHz的工作。
6
用10 ％和感兴趣的波形90 ％的点指定。
7
这些数字是测量图1所示的负载电路，并定义为所需的输出时间跨越0.8V或2.4V。
8
这些数字是从所采取的数据输出来改变0.5V的所测量的时间推导的时装载有图1中所测得的数的电路
然后外推回除去的充电或放电的100pF的电容效应。这意味着，在时序特性所给出的时间是
真正的总线释放部分的时间，并因此，不依赖于外部总线负载电容。
特定网络阳离子如有更改，恕不另行通知。
1.6mA
引脚配置
DIP和SOIC
SCLK
24
DGND
23
DV
DD
22
SDATA
21
DRDY
1
2
3
4
5
6
输出
针
100pF
+2.1V
MCLK IN
MCLK OUT
A0
SYNC
200 A
模式
AIN1(+)
AD7712
顶视图
20
RFS
19
TFS
7
（不按比例）
18
AGND
8
9
17
AIN2
16
REF OUT
15
REF IN （ + ）
14
REF IN （ - ）
13
V
BIAS
图1.负载电路的访问时间和总线释放
时间
AIN1(–)
待机
TP
10
V
SS 11
AV
DD 12
–6–
英文内容
AD [ ANALOG DEVICES ]
