AD7705/AD7706
时序特性
1, 2
参数
f
CLKIN3 ， 4
t
CLKIN LO
t
CLKIN HI
t
1
t
2
读操作
t
3
t
4
t
5 5
t
6
t
7
t
8
t
9 6
t
10
写操作
t
11
t
12
t
13
t
14
t
15
t
16
在T限制
民
, T
最大
（B版）
400
2.5
0.4
×
t
CLKIN
0.4
×
t
CLKIN
500
×
t
CLKIN
100
0
120
0
80
100
100
100
0
10
60
100
100
120
30
20
100
100
0
(V
DD
= +2.7 V至5.25 V ; GND = 0 V ; ˚F
CLKIN
= 2.4576兆赫;输入逻辑0 = 0 V ，逻辑1 = V
DD
除非另有说明）。
单位
千赫分钟
兆赫最大
ns（最小值）
ns（最小值）
NS NOM
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
条件/评论
主时钟频率：晶体振荡器或外部提供
对于指定的性能
主时钟输入低电平时间。吨
CLKIN
= 1/f
CLKIN
主时钟输入高电平时间
DRDY
高时间
RESET
脉宽
DRDY
to
CS
建立时间
CS
下降沿到SCLK上升沿建立时间
SCLK下降沿到数据有效延迟
V
DD
= +5 V
V
DD
= +3.0 V
SCLK高脉冲宽度
SCLK低脉冲宽度
CS
上升沿到SCLK上升沿保持时间
SCLK上升沿后的总线释放时间
V
DD
= +5 V
V
DD
= +3.0 V
SCLK下降沿到
DRDY
高
7
CS
下降沿到SCLK上升沿建立时间
数据有效到SCLK上升沿建立时间
数据有效到SCLK上升沿保持时间
SCLK高脉冲宽度
SCLK低脉冲宽度
CS
上升沿到SCLK上升沿保持时间
笔记
1
在+ 25 ° C样品测试，以确保合规性。所有输入信号均指定tR = tF = 5 ns的10％的规定（ 90 ％V的
DD
），并定时从1.6 V的电压电平
2
参见图16和图17 。
3
f
CLKIN
占空比的范围是45 ％至55％ 。 ˚F
CLKIN
必须提供每当AD7705 / AD7706不处于待机模式。如果没有时钟存在在这种情况下，该设备
可以得出比规定更高的电流，并可能成为未校准。
4
在AD7705 / AD7706的产品测试和f
CLKIN
在2.4576兆赫（ 1兆赫一些我
DD
测试） 。它是由特性保证在400 kHz的工作。
5
这些数字是测量图1所示的负载电路，并根据需要定义为跨越V中的输出时间
OL
或V
OH
极限。
6
这些数字是从所采取的数据输出来改变0.5V的所测量的时间推导的时装载有图1中的电路测量的数目是
然后外推回除去的充电或放电的50 pF电容的效果。这意味着，在时序特性所给出的时间是
真正的总线释放了一部分的时间，因此独立于外部总线负载电容。
7
DRDY
返回从器件的输出更新之后的第一次读取后高。同样的数据可以被再次读取，如果需要的话，同时
DRDY
高，虽然护理
应采取后续读取不发生接近下一个输出更新。
I
SINK
（ 800 A在V
DD
= +5V
100 A在V
DD
= +3V)
输出
针
50pF
+1.6V
I
来源
（ 200 A在V
DD
= +5V
100 A在V
DD
= +3V)
图1.负载电路的访问时间和总线释放时间
–4–
REV 。一
AD [ ANALOG DEVICES ]
