AD2S90
TMS32020接口技术
图11示出了AD2S90和之间的串行接口
在TMS32020 。所述接口被配置在交替内部
框架，外部时钟（外部反转）模式。十六位
数据的时钟源AD2S90到数据接收寄存器
在TMS32020的之三（ DRR） 。 DRR的固定为16位。对
得到的12显著位，处理器需要执行
右移三位。 （第一位读是无效的，最后三会
零） 。当16位已收到TMS32020 ，它
产生一个内部中断从DRR中读取的数据。
选择AD2S90和帧数据。在S1寄存器是固定的
在16位，因此，得到12 -显著位时处理
SOR需要执行4右移。一旦NEC7720有
读取16位，一个内部中断产生读间
在S1寄存器的最终内容。
SCLK
PD7720
SIEN
S1
SCLK
AD2S90
CS
数据
SCLK
TMS32020
FSR
DRR
SCLK
AD2S90
CS
数据
注意：
为清楚起见省略额外的引脚
图13 。
µ
PD7720 / AD2S90串行接口
边沿触发4
解码逻辑
注意：
为清楚起见省略额外的引脚
图11. TMS32020 / AD2S90串行接口
DSP56000接口
在大多数的数据采集或控制系统的A，B增量
输出必须被解码成绝对信息，通常是
平行的话，它们可以有效地利用前。
给用户解码A， B输出上绝AD2S90
实现一个4 ×解码架构。该原则指出，
1 ，A，B循环代表的4 LSB加权增量
转换器（见公式4）。
UP =
(↑A)
• B +
(↓B)
• A +
(↓A)
•
B
+
(↑
Β
)
•
A
下来=
(↑A)
•
B
+
(↑B)
• A + （ ↓ A） •B +
(↓B)
•
A
(4)
图12显示了AD2S90和之间的串行接口的
DSP56000 。设置为正常模式同步的在DSP
理性的操作与SCLK和SC1门控时钟输出
放。 SC1施加到
CS 。
SCLK
DSP56000
SC1
SRD
SCLK
AD2S90
CS
顺时针旋转
CH一
逆时针旋转
数据
注意：
为清楚起见省略额外的引脚
CH B
图12. DSP56000 / AD2S90串行接口
该DSP56000假设上的第一个下降沿有效数据
SCLK 。 SCLK被反转，以确保有效的数据被计时
在经过1领先位。接收数据移位寄存器（ SRD ）是
对于一个13位字集。
当该寄存器接收到13位数据，就产生
在DSP56000内部中断读取12位的显
从寄存器着的数据。
NEC7720接口
UP
下
图14.原则4
×
解码
在等式4中的算法可以使用实施
在图15中传统的方向示出的体系结构
该轴是通过确定A是否导致B的解码
AD2S90不再需要通过提供一个以导出方向
方向的输出状态，可以直接被送入向上
减计数器。
有关此主题的更多信息，请参阅应用
笔记中的“ AD2S90解析器，以─电路中的应用
数字转换器“。
图13示出了NEC7720和之间的串行接口
该AD2S90 。在NEC7720期望上的上升沿数据
它的SCLK输出，因此不像以前接口不
逆变器需要时钟数据到S1的寄存器。有
没有必要忽略第一个数据位读取。
SIEN
用于芯片
CHA
EDGE发生器
CHB
A
A
B
B
时钟
U / D
RESET
上/下
计数器
并行
数字
产量
方向
图15. 4
×
增量解码并转换
–8–
Rev. D的
AD [ ANALOG DEVICES ]
