AD1859
图3显示了我
2
S-对齐模式。 LRCLK为LO为左
信道，和HI为右声道。数据是上升的有效
BCLK的边缘。最高位是左对齐到LRCLK过渡
但是用单BCLK的周期延迟。在我
2
S-对齐模式
既可以在16位或18位的输入模式中使用。
图4示出了左对齐模式。 LRCLK是HI的
左信道，和LO用于右声道。数据是有效的
上升BCLK边缘。最高位是左对齐到LRCLK
过渡，没有MSB延迟。左对齐模式可以是
无论是在16位或18位的输入模式中使用。
图5示出左对齐DSP串行端口风格模式。
LRCLK必须脉HI为前至少一个位时钟周期
左通道的MSB是有效的，并且LRCLK必须脉喜
再次对的最高位前的至少一个比特时钟周期
右信道是有效的。数据在下降沿有效
BCLK 。左对齐， DSP串口的风格模式可
无论是在16位或18位的输入模式中使用。另外，在
这种模式下，它是在DSP的责任，以确保
左边的数据与所述第一LRCLK脉冲发射，并且该
权利数据与所述第二LRCLK脉冲发射，并且
该同步是从该点向前保持。
需要注意的是在16位的输入模式下， AD1859能够在32
×
F
S
BCLK频率“压缩方式”，其中最高位为左
有理由的LRCLK过渡， LSB为右对齐
到LRCLK过渡。 LRCLK为HI为左声道，
和LO用于右声道。数据在上升沿有效。
BCLK 。包装方式可以用来当AD1859是亲
在编程或者右对齐或左对齐模式。打包
方式示于图6 。
串行控制端口
在AD1859串行控制端口是SPI兼容。 SPI
（串行外设接口）是一种普及的串口协议
通过摩托罗拉的家庭微机和单片机的
产品。只写串行控制端口为用户提供了AC-
塞斯通道特定的静音和衰减。在AD1859
串行控制端口包括三个信号，控制时钟CCLK
（引脚19） ，控制数据CDATA （引脚20） ，和控制锁存器
CLATCH （引脚21 ） 。控制数据输入（ CDATA ）必须
在控制时钟（CCLK ）的上升沿，并且控制有效
时钟（ CCLK）只能做低到高的转变时，
有有效数据。控制锁存器（ CLATCH ）必须做出
低到高的转变后， LSB已经移入
AD1859 ，而对照时钟（ CCLK ）无效。该时序
这些信号之间的荷兰国际集团关系示于图7中。
LRCLK
输入
BCLK
输入
SDATA
输入
最高位
MSB-1
MSB-2
左声道
右声道
LSB+2
LSB+1
最低位
最高位
MSB-1
MSB-2
LSB+2
LSB+1
最低位
最高位
图3.我
2
S-对齐模式
LRCLK
输入
BCLK
输入
SDATA
输入
最高位
MSB-1
MSB-2
左声道
右声道
LSB+2
LSB+1
最低位
最高位
MSB-1
MSB-2
LSB+2
LSB+1
最低位
最高位
MSB-1
图4左对齐模式
LRCLK
输入
BCLK
输入
SDATA
输入
左声道
右声道
最高位
MSB-1
LSB+2
LSB+1
最低位
最高位
MSB-1
LSB+2
LSB+1
最低位
最高位
MSB-1
图5.左对齐DSP串行端口模式风格
LRCLK
输入
BCLK
输入
SDATA
输入
最低位
最高位
左声道
右声道
MSB-1
MSB-2
LSB+2
LSB+1
最低位
最高位
MSB-1
MSB-2
LSB+2
LSB+1
最低位
最高位
MSB-1
图6. 32
×
F
S
包装方式
REV 。一
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