AD1854
操作特性
串行数据输入端
在AD1854灵活的串行数据输入端口可以接收数据
补码， MSB优先格式。左声道的数据字段
总是先于右信道数据字段。输入数据
组成是16 ，18，20 ，或24位的，由所确定的
模式选择引脚（引脚IDPM0 21 IDPM1引脚20 ）或
模式选择位（位15和14）中的控制寄存器通过
在SPI （串行外设接口）控制端口。无论是
销也不是SPI控制具有优先权;以确保适当的控制，
不被使用的选择应与LO 。因此，
当SPI位用于控制串行数据输入格式，
引脚20和21应该绑劳。类似地，当引脚
被用于选择数据格式中，SPI位应设置
到零。当SPI控制端口在不使用时，SPI
销（ 3 ，4和5）应与本振。
串行数据输入模式
图1示出了右对齐模式（ 16位模式） 。 L / RCLK
为HI为左声道， LO用于右声道。数据是有效的
在BCLK的上升缘。 MSB被延迟的16位时钟
从一个L / RCLK过渡时间段，这样，当有64个
每升BCLK周期/ RCLK期间，最低位的数据将
右对齐到下一个L / RCLK过渡。右对齐
用20位或24位的输入，选择的模式也可用于
在表I中
图2显示了我
2
S-对齐模式。 L / RCLK是LO的
左声道和HI为右声道。数据是有效的
上升BCLK边缘。最高位为左对齐到L / RCLK
但过渡用一个BCLK周期延迟。在我
2
S-有道理
模式可以使用16 / 18- / 20或24位输入。
图3示出了左对齐模式。
注：左对齐模式
选择由脉冲IDPM1 （引脚20）与位时钟，也就是说，捆扎
位时钟IDPM1而IDPM0 （引脚21）并列LO 。左
对齐时，才能选择这种方法，它不可能通过选
SPI控制端口。
L / RCLK为HI为左声道，和LO用于右声道。
数据在BCLK的上升沿有效。最高位为左
有理由的L / RCLK转变，无MSB延迟。该
左对齐模式，可用于16 / 18- / 20或24位的输入。
注意， AD1854能够在32
×
F
S
BCLK频率
“压缩方式”，其中最高位是左对齐到L / RCLK
转型，而LSB右对齐到L / RCLK跃迁
化。 L / RCLK为HI为左声道，和LO为右
通道。数据在BCLK的上升沿有效。打包
当AD1854被编程在右手模式下可以使用
合理的模式。示填充模式是图4 。
在AD1854采用两个复用输入引脚来控制
输入数据端口模式的模式配置如下：
表一，串行数据输入模式
IDPM1
（引脚20 ）
0
0
1
1
位时钟
IDPM0
（引脚21 ）
0
1
0
1
0
串行数据输入格式
右对齐（ 16位）
I
2
S-兼容
右对齐（ 20位）
右对齐（ 24位）
左JUSTI网络版
表II中。频率模式设置
F
S
正常的， 32 kHz至48 kHz的
正常的， 32 kHz至48 kHz的
正常的， 32 kHz至48 kHz的
正常的， 32 kHz至48 kHz的
双F
S
（ 96千赫）
双F
S
（ 96千赫）
双F
S
（ 96千赫）
双F
S
（ 96千赫）
96/48
0
0
0
0
1
1
1
1
MCLK
256
×
F
S
384
×
F
S
512
×
F
S
128
×
F
S
(384/2)
×
F
S
256
×
F
S
X2MCLK
0
0
1
1
0
0
1
1
384/256
0
1
0
1
0
1
0
1
记
不允许
不允许
L / RCLK
输入
BCLK
输入
SDATA
输入
左声道
右声道
最低位
最高位
MSB - 1 MSB - 2
LSB + 2 LSB + 1
最低位
最高位
MSB - 1 MSB - 2
LSB + 2 LSB + 1
最低位
图1：右对齐模式
L / RCLK
输入
BCLK
输入
SDATA
输入
左声道
右声道
最高位
MSB - 1 MSB - 2
LSB+2
LSB+1
最低位
最高位
MSB - 1 MSB - 2
LSB + 2 LSB + 1
最低位
最高位
图2.我
2
S-对齐模式
–6–
REV 。一
AD [ ANALOG DEVICES ]
