AD1852
表II中。
芯片模式
INT8 ×模式
INT4 ×模式
INT2 ×模式
允许主时钟频率
256
×
F
S
, 384
×
F
S
, 512
×
F
S
, 768
×
F
S
, 1024
×
F
S
128
×
F
S
, 192
×
F
S
, 256
×
F
S
, 384
×
F
S
, 512
×
F
S
64
×
F
S
, 96
×
F
S
, 128
×
F
S
, 192
×
F
S
, 256
×
F
S
额定输入
采样率
48千赫
96千赫
192千赫
内部的Sigma-
三角洲时钟速率
128
×
F
S
64
×
F
S
32
×
F
S
注意， AD1852能够在32
×
F
S
BCLK频率
“压缩方式”，其中最高位是左对齐到L / RCLK
转型，而LSB为右对齐到对面的L / RCLK
过渡。 L / RCLK为HI为左声道，和LO的
右声道。数据是BLCK的上升沿有效。打包
当AD1852被编程在右手模式下可以使用
对齐或左对齐模式。示填充模式为图5 。
主时钟Autodivide功能
SPI寄存器定义
该AD1852具有自动检测关系的电路
主时钟输入的串行数据，和国际间的
应受设置正确的分频比来运行插补器和
调制器。在允许的频率为每个模式示
以上。主时钟应与L / RCLK同步，但
主时钟和L / RCLK之间的相位关系并不重要。
t
CHD
CDATA
D15
D14
SPI端口可灵活控制的多芯片参数。这是
围绕三个寄存器组织;左声道音量
注册，右声道音量寄存器，
控制寄存器。每次写操作的AD1852
SPI控制接口，需要串行数据的MSB优先格式16位。
底部有两个位用来选择三个寄存器中的一个，
而前14位被写入该寄存器。这使得
一个写三个寄存器中的一个单一的16位交易。
SPI的CCLK的信号被用于时钟的数据。在低能
荷兰国际集团的数据应该改变有关此信号的下降沿。在
16个CCLK周期结束时， CLATCH信号应该上升
时钟的内部数据到AD1852 。
D0
t
CCH
CCLK
t
CCL
CLATCH
t
CSU
t
CLL
t
CLH
t
CLSU
图7.串行控制端口时序
–8–
第0版
AD [ ANALOG DEVICES ]
