AD1852
操作特性
串行数据输入端
在AD1852灵活的串行数据输入端口可以接收数据
补码， MSB优先格式。左声道的数据字段
总是先于右信道数据字段。串行模式
通过使用外部模式引脚（引脚IDPM0 21集
IDPM1引脚20 ）或模式选择位（位4和5）中所述的SPI
控制寄存器。要使用外部控制的串行模式
模式引脚，SPI模式选择位应该被设置为零（缺省
在加电时） 。要控制使用SPI模式的串行模式
选位，外部模式控制引脚应接地。
在除右对齐模式，串行端口的所有模式
将接受的比特的任意数目最多24额外的限制
位不会导致错误，但他们会在内部截断。
在右对齐模式，控制寄存器位8,9使用
以字长设定为16位，20位，或24位。默认
上电时为24位模式。当SPI控制端口是不是
被使用时， SPI接口（3 ，4和5）应与本振。
串行数据输入模式
端口将开始接受数据开始在第八位时钟
在L / RCLK过渡后的脉搏。当字长CON-
控制位被设置为20位模式时，数据被接受开始在
第十二位时钟的位置。在16位模式下，数据被接受
开始在十六位时钟的位置。这些延迟
独立的每帧的比特时钟数，并且因此
其他数据格式是可能的使用所描述的延迟值
以上。具体的时序，见图6 。
图2显示了我
2
S模式。 L / RCLK为LO为左信
NEL和HI的右声道。数据在上升沿有效
的BCLK 。最高位是左对齐到L / RCLK过渡
但是用单BCLK的周期延迟。在我
2
S模式可以用于
接受最多24个任意数量的比特。
图3示出了左对齐模式。 L / RCLK是HI的
左信道，和LO用于右声道。数据是有效的
上升BCLK边缘。最高位是左对齐到L / RCLK
过渡，没有MSB延迟。左对齐模式
接受任何字长高达24位，并且任何数量的比特时钟
从2倍的字长以每帧64比特的时钟。
图4示出了DSP的串行端口模式。 L / RCLK必须脉
HI为左侧的MSB之前的至少一个比特时钟周期
信道是有效的，并且L / RCLK必须再次脉冲的HI为至少
右信道的MSB之前一个位时钟周期是有效的。
数据在BCLK的下降沿有效。 DSP的串口
模式可以用于任何字长可达24位。
在这种模式下，它是在DSP的责任，以确保
左边的数据与第一升/ RCLK脉冲发射，并且
该同步是从该点向前保持。
在AD1852采用两个复用输入引脚控制模式
输入数据端口模式的结构。见表一。
图1示出了右对齐模式（如图16比特） 。 L / RCLK
为HI为左声道， LO用于右声道。数据是有效的
在BCLK的上升缘。
在正常操作中，每帧有64位的钟表（或32
每个半帧） 。当SPI字长控制位（ 8位
和控制寄存器9 ）被设置为24位（ 0：0 ） ，串行
t
胸径
BCLK
t
DBP
t
DBL
t
DLS
L / RCLK
SDATA
左对齐
模式
t
DDS
最高位
MSB-1
t
DDH
SDATA
I
2
S-有道理
模式
t
DDS
最高位
t
DDH
SDATA
右对齐
模式
8位时钟
（ 24位数据）
12位时钟
（20位数据）
16位时钟
（ 16位数据）
t
DDS
最高位
t
DDS
最低位
t
DDH
t
DDH
图6.串行数据端口时序
第0版
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