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    ADF4001BRUZ-R7 参数 Datasheet PDF下载

    ADF4001BRUZ-R7图片预览
    型号： ADF4001BRUZ-R7
    PDF下载： 下载PDF文件 查看货源
    内容描述： 200 MHz的时钟发生器PLL [200 MHz Clock Generator PLL]
    分类和应用： 晶体时钟发生器微控制器和处理器外围集成电路光电二极管信息通信管理
    文件页数/大小： 17 页 / 860 K
    品牌： AD [ ANALOG DEVICES ]
     浏览型号ADF4001BRUZ-R7的Datasheet PDF文件第6页浏览型号ADF4001BRUZ-R7的Datasheet PDF文件第7页浏览型号ADF4001BRUZ-R7的Datasheet PDF文件第8页浏览型号ADF4001BRUZ-R7的Datasheet PDF文件第9页浏览型号ADF4001BRUZ-R7的Datasheet PDF文件第11页浏览型号ADF4001BRUZ-R7的Datasheet PDF文件第12页浏览型号ADF4001BRUZ-R7的Datasheet PDF文件第13页浏览型号ADF4001BRUZ-R7的Datasheet PDF文件第14页  
    ADF4001
    Table V. Function Latch Map
    PHASE
    DETECTOR
    POLARITY
    FASTLOCK
    MODE
    FASTLOCK
    ENABLE
    RESERVED
    CURRENT
    SETTING
    2
    CURRENT
    SETTING
    1
    TIMER COUNTER
    CONTROL
    MUXOUT
    CONTROL
    COUNTER
    RESET
    POWER-
    DOWN 2
    POWER-
    DOWN 1
    CP
    THREE-
    STATE
    CONTROL
    BITS
    DB23 DB22
    X
    X
    DB21
    PD2
    DB20
    CPI6
    DB19
    CPI5
    DB18
    CPI4
    DB17
    CPI3
    DB16
    CPI2
    DB15
    CPI1
    DB14
    TC4
    DB13
    TC3
    DB12
    TC2
    DB11
    TC1
    DB10
    F5
    DB9
    F4
    DB8
    F3
    DB7
    F2
    DB6
    M3
    DB5
    M2
    DB4
    M1
    DB3
    PD1
    DB2
    F1
    DB1
    DB0
    C2 (1) C1 (0)
    X = DON’T CARE
    F2
    0
    1
    PHASE DETECTOR
    POLARITY
    NEGATIVE
    POSITIVE
    F1
    0
    1
    COUNTER
    OPERATION
    NORMAL
    R, N COUNTER
    HELD IN RESET
    F3
    0
    1
    CHARGE PUMP OUTPUT
    NORMAL
    THREE-STATE
    F4
    0
    1
    1
    F5
    X
    0
    1
    FASTLOCK MODE
    FASTLOCK DISABLED
    FASTLOCK MODE 1
    FASTLOCK MODE 2
    TC4
    0
    0
    0
    0
    0
    0
    0
    0
    1
    1
    1
    1
    1
    1
    1
    1
    TC3
    0
    0
    0
    0
    1
    1
    1
    1
    0
    0
    0
    0
    1
    1
    1
    1
    TC2
    0
    0
    1
    1
    0
    0
    1
    1
    0
    0
    1
    1
    0
    0
    1
    1
    TC1
    0
    1
    0
    1
    0
    1
    0
    1
    0
    1
    0
    1
    0
    1
    0
    1
    TIMEOUT
    (PFD CYCLES)
    3
    7
    11
    15
    19
    23
    27
    31
    35
    39
    43
    47
    51
    55
    59
    63
    M3
    0
    0
    0
    0
    1
    1
    1
    1
    M2
    0
    0
    1
    1
    0
    0
    1
    1
    M1
    0
    1
    0
    1
    0
    1
    0
    1
    OUTPUT
    THREE-STATE OUTPUT
    DIGITAL LOCK DETECT
    N DIVIDER OUTPUT
    AVDD
    R DIVIDER OUTPUT
    N-CHANNEL OPEN-DRAIN
    LOCK DETECT
    SERIAL DATA OUTPUT
    DGND
    CPI6
    CPI3
    0
    0
    0
    0
    1
    1
    1
    1
    CPI5
    CPI2
    0
    0
    1
    1
    0
    0
    1
    1
    CP14
    CPI1
    0
    1
    0
    1
    0
    1
    0
    1
    2.7k
    1.088
    2.176
    3.264
    4.352
    5.44
    6.528
    7.616
    8.704
    I
    CP
    (mA)
    4.7k
    0.625
    1.25
    1.875
    2.5
    3.125
    3.75
    4.375
    5.0
    10k
    0.294
    0.588
    0.882
    1.176
    1.47
    1.764
    2.058
    2.352
    CE PIN
    0
    1
    1
    1
    PD2
    X
    X
    0
    1
    PD1
    X
    0
    1
    1
    MODE
    ASYNCHRONOUS POWER-DOWN
    NORMAL OPERATION
    ASYNCHRONOUS POWER-DOWN
    SYNCHRONOUS POWER-DOWN
    –10–
    REV.
    B

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