Core1553BBC MIL- STD- 1553B总线控制器
单1553B编码器需要每一个单词是
发送和使用曼彻斯特编码序列化的。
该编码器包括独立的逻辑，以防止
从公元前发送用于大于允许
期间并提供环回失败的逻辑。环回
逻辑电路监视接收的数据，并验证该
核心已经正确接收的每一个字是
传输。编码器的输出被选通与总线
使能信号以选择公交车的RT应该是
发射。
自公元前知道这是公交车在使用在任何时候，只有一个
单个解码器是必需的。该解码器采用串行
曼彻斯特接收到的数据从总线，并提取
接收到的数据字。解码器需要一个12 ，16，20 ，
或24 MHz的时钟提取数据和从时钟
的串行数据流。
该解码器包含一个数字锁相环（PLL）的
生成用于采样一个恢复时钟
输入的串行数据。然后，数据被反序列化和
该16位字进行解码。解码器检测是否一
命令，状态和数据字已收到
检查无曼彻斯特编码或奇偶校验错误
发生在单词。
协议控制器模块处理所有的消息
测序和错误恢复。这是一个复杂的状态
机器读取1553B消息从帧
存储器和1553B总线上发送。
CPU的接口可以使系统CPU访问
公元前内控制寄存器。它也允许CPU
直接访问连接到后端存储
界面。这些功能可以简化系统设计。
后端接口，用于Core1553BBC允许
简单的连接到一个存储装置。后台
接口可以被配置为连接到
同步或异步存储器设备。这
允许型芯被连接到同步逻辑或
在FPGA或外部异步存储器
存储器块。该接口支持标准的公交车
请求和拨款协议，并提供了一个等待输入，
允许内核接口减慢存储器装置。
这使得核心共享系统存储器，而不是
有它自己的专用存储器块。
Core1553BBC操作
总线控制器负责发送数据总线
命令，参与数据传输，接收
状态响应，并监视总线系统。该
系统CPU将在BC内存中创建邮件列表，如
所示
开始时，卑诗省通过消息的工作方式
列表。该Core1553B发送指定1553B
命令和数据的字，并接收1553B状态
词和相关的数据的话，并将其写入到
BC内存。在此过程中，对BC监测所有
可能的1553B错误条件。如果RT不
正确响应，卑诗省将重试两个消息
原来的总线和备用总线。
指令
名单
信息
块
数据
块
指令
参数
指令
参数
指令
参数
MSGCMD
CW （ RTRT RX ）
CW （ RTRT TX ）
DATAPTR
SW （ RTRT TX ）
SW （ RTRT RX ）
TSW
32
数据字
图3 -
消息列表
v4.0
3
ACTEL [ Actel Corporation ]
