Core1553BBC MIL- STD- 1553B总线控制器
后端接口
后端接口支持同步操作和异步操作，后端设备。
同步操作，直接支持使用FPGA内部的内存块。异步操作允许
连接到标准的外部存储装置。
表5 •
后端信号
名字
MEMREQn
类型描述
OUT
存储器请求（低电平有效）输出。卑诗省拥有MEMREQn活跃，如果需要额外的内存
存取周期到当前存储器周期之后立即发生。出现这种情况时间
消息的差距。
内存格兰特（低电平有效）输入。该输入应该是同步到CLK和需要满足
内部寄存器设置时间。该输入可以保持低电平，如果该核心拥有连续获得的RAM 。
存储器写（低电平有效） 。当MEMWRn [1]是“0”， D [ 15：8]写入。当MEMWRn [0]为“0”， D [7 ：0]的
被写入。
同步模式：此输出表明数据将被写在时钟上升沿。如果
MEMWAITn后，可将MEMWRn脉冲将延长至MEMWAITn变为无效。
异步模式：该输出将是低了至少一个时钟周期，并且可以通过扩展
在MEMWAITn输入。地址和数据是有效的一个时钟周期前MEMWRn是积极举办
一个时钟周期之后MEMWRn变为无效。
内存读取（低电平有效）
同步模式：此输出指示读取数据的下一个时钟上升沿。如果MEMWAITn是
主动，则数据将被采样到时钟上升沿上MEMWAITn变为无效。
此信号的目的是为同步随机存取存储器读出的信号。
异步模式：该输出将是低了至少一个时钟周期，并且可以通过扩展
在MEMWAITn输入。该地址是有效的一个时钟周期之前MEMRDn是活性和保持一
MEMRDn后的时钟周期变为无效。在采样的数据作为MEMRDn变高。
存储器片选（低电平有效） 。此输出具有相同的定时MEMADDR 。
内存等待（低电平有效）表明后端还没有准备好，而核心应该扩大阅读或
写选通时间。该输入应该是同步到CLK和需要满足内部寄存器
设置时间。它可以永久保持高电平。
内存地址输出
内存中的数据输出
内存中的数据输入
控制信号使能（高电平有效） 。此信号为高时，芯被请求的存储器总线和
已获得控制。它的目的是使可能的实现的任何三态驱动器
存储器控制线和地址线。
数据总线使能（高电平有效） 。此信号为高时被请求的存储器总线的核心已
授控制，正等待写入的数据。它的目的是使任何双向驱动器，可以是
存储器数据总线上实现的。
MEMGNTn
MEMWRn [1 ：0]的
In
OUT
MEMRDn
OUT
MEMCSn
MEMWAITn
OUT
In
MEMADDR [15 ：0]的
MEMDOUT [15 ：0]的
MEMDIN [15 ：0]的
MEMCEN
OUT
OUT
In
OUT
MEMDEN
OUT
后端接口必须允许总线控制器
访问内存时提出要求。内存
从MEMREQn访问时间从低到竣工
访问周期MEMRDn和MEMWRn高因人而异
根据卑诗省的设置。当CPU被允许
通过总线控制器访问存储器
（ CPUMEMEN活性） ，存储器访问时间减少
如果后端失败，以允许总线控制器访问
在所需的时间的存储器，总线控制器将
断言其MEMFAIL输出和停止操作。
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v4.0
ACTEL [ Actel Corporation ]
