功能概述
3.12.10 DMA中断
在DMA的中断基于所述数据传输的状态，在CPU的能力是可配置的并且是
在DMA传输模式控制寄存器（ DMMCRn ）的IMOD和DINM位决定。可用
模式示于表3-11。
表3-11 。 DMA中断
模式
ABU （非递减）
ABU （非递减）
多帧
多帧
或
或
DINM
1
1
1
1
0
0
IMOD
0
1
0
1
X
X
满缓冲区只
半缓冲区和缓冲区满
在块传输完成（ DMCTRn = DMSEFCn [ 7 ： 0 ] = 0 ）
在框架和程序段结束的结束（ DMCTRn = 0 ）
不产生中断
不产生中断
打断
11年3月12日DMA控制器同步事件
每个DMA通道相关联的传输可以同步到多个事件中的一个。该Dsyn送到
在DMSEFCn寄存器的位域选择同步事件的一个渠道。可能的事件列表
和Dsyn送到值示于表3-12。
表3-12 。 DMA同步事件
Dsyn送到VALUE
0000b
0001b
0010b
0011b
0100b
0101b
0110b
0111b
1000b
1001b
1010b
1011b
1100b
1101b
1110b
1111b
DMA同步事件
不使用的同步
McBSP0的接收事件
MCBSP0发射事件
McBSP2的接收事件
McBSP2的传递活动
MCBSP1接收事件
MCBSP1发射事件
UART
版权所有
版权所有
版权所有
版权所有
版权所有
定时器0中断事件
外部中断3
定时器1的中断事件
DMA控制器可以产生一个CPU中断为六个信道。然而，由于在一个限
多个内部CPU的中断输入端，信道0 ，1，2 ，和3中复用多个中断源。
DMA通道0 ，1，2 ，和3共享的中断线路与McBSP的接收和发射部分。当
该5404分之5407复位，这三个DMA通道中断被取消。该INT0SEL位域
在DMPREC寄存器可以用来选择这些中断，如表3-13所示。
表3-13 。 DMA / CPU通道中断选择
INT0SEL价值
00B （复位）
01b
10b
11b
IMR/IFR[6]
BRINT2
BRINT2
DMAC0
IMR/IFR[7]
BXINT2
BXINT2
DMAC1
版权所有
IMR/IFR[10]
BRINT1
DMAC2
DMAC2
IMR/IFR[11]
BXINT1
DMAC3
DMAC3
36
SPRS007B
2001年11月 - 修订2003年7月
ETC [ ETC ]
