R
Platform Flash在系统可编程配置PROM
高阻抗状态。第二PROM识别
低水平上的CE输入，并立即启用其输出
放。
配置完成后，地址的所有磁带式的柜台
如果PROM的OE / RESET引脚变为caded PROM的复位
低或CE变为高电平。
当使用高级功能的XCFxxP平台
形成闪存PROM ，包括时钟输出（ CLKOUT ）
选项，解压选项，或设计修订，亲
其中跨度级联PROM器件可以编程文件
只只含级联链创造
XCFxxP PROM中。如果不使用的高级功能，
然后级联PROM链可以包含XCFxxP和
XCFxxS PROM中。
PROG_B （或程序）输入。对于XCFxxP只，
在CF引脚是双向引脚。如果XCFxxP的CF引脚
没有连接到FPGA的PROG_B （或程序）
输入，则该引脚应接高电平。
FPGA SelectMAP （并行）设备链接
(1)
多的Virtex- II FPGA能够使用可配置
SelectMAP模式，并进行以同时启动。
配置多个设备以这种方式，接线个体
CCLK ， DONE ， INIT ，数据（ [ D0..D7 ] ） ，写（ WRITE或
RDWR_B ） ，并以并行的所有设备的BUSY引脚。如果所有的
设备可以使用相同的比特流构成，读
背面不被使用，并且所选择的CCLK的频率
不需要使用BUSY信号时， CS_B销
可连接至公用线，以便所有的装置都
同时配置（图
用附加的控制逻辑，各个装置可以是
通过断言每个器件的CS_B销分别装入
反过来，然后启用相应的配置数据。
PROM中还可以存储针对每个个别位流
FPGA在不同的设计修订版SelectMAP配置
sions 。当设计修订被利用，额外的控制
逻辑可用于通过选择适当的位流
断言EN_EXT_SEL销，以及使用该
REV_SEL [1 ：0]引脚选择所需的比特流，而
断言CS_B引脚的FPGA位流是靶子
ING （图
用于计时的并行配置的链条，所述第一
FPGA在链中可以被设置为主动SelectMAP ， gener-
阿婷的CCLK ，其余设备设置为Slave
SelectMAP或所有FPGA器件可以被设置为从
SelectMAP和外部生成的时钟可以用于
来驱动的配置界面。再次，各
器件的数据手册应查阅详细的Infor公司
息特定的FPGA器件，包括其config-
uration模式由目标FPGA器件的支持。
发起FPGA配置
通过该平台发起FPGA的配置选项
形成闪存PROM包括：
1.上电时自动配置
2.应用一个外部PROG_B （或程序）的脉冲
3.应用JTAG CONFIG指令
继FPGA的上电顺序或断言
在PROG_B （或程序）的管脚FPGA的组态
灰存储器清零，配置模式被选择时，
而FPGA是准备好接受新的配置比特
流。 FPGA的PROG_B引脚可以通过被控制
外部源，或可选地，所述平台的Flash PROM的
集成了CF引脚，可连接到FPGA的
PROG_B引脚。通过执行该指令CONFIG
JTAG脉冲的CF输出低一次300-500纳秒，复位 -
婷的FPGA和启动配置。的的iMPACT
软件可以发出JTAG CONFIG命令启动
FPGA配置通过设置"Load FPGA"选项。
当使用XCFxxP平台的Flash PROM与设计
revisioning启用， CF引脚应始终CON组
已连接到PROG_B （或程序）引脚上的FPGA来
确保当前的设计修改选择采样
当对FPGA进行复位。该XCFxxP PROM样本
从外部电流设计修改的选择
REV_SEL管脚或内部可编程的修订
在CF的上升沿选择位当JTAG CON-
图指令被执行时， XCFxxP将采样的新
之前的设计修改启动FPGA配置
序列。当使用XCFxxP平台的Flash PROM
没有设计修订，如果CF销不连接到
FPGA的PROG_B （或程序）引脚，则XCFxxP
CF引脚应连接高。
级联配置PROM
当一个串行菊花链配置多个FPGA ，
在SelectMAP平行链配置多个FPGA ，
或配置一个FPGA需要更大的配置
化比特流，级联的PROM提供额外的MEM
储器（图
和
多个平台闪存PROM中可以通过被连接
用CEO的输出来驱动向下的CE输入
流装置。时钟信号和全部的数据输出
平台上的Flash PROM的链是相互关联的。
后从第一PROM中的最后的数据被读取时，所述第一
PROM声称其CEO产量低，并驱动其输出
1. SelectMAP （并行） FPGA配置模式仅支持由XCFxxP Platform Flash的PROM.These模式不支持一
由XCFxxS平台的Flash PROM移植。
DS123 （ V2.6 ） 2005年3月14日
初步产品规格
13
XILINX [ XILINX, INC ]
