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Platform Flash在系统可编程配置PROM
PROM与FPGA配置模式和连接摘要
FPGA的I / O,逻辑功能和内部
互连由配置数据确定
包含在FPGA的比特流。加载比特流来
到FPGA中无论在通电时,或在自动
命令,取决于FPGA的模式引脚的状态。
赛灵思平台闪存PROM的设计下载
直接将FPGA配置界面。 FPGA
这是由XCFxxS支持的配置模式
平台上的Flash PROM中包括:主串行和从
串口。这是由支持的FPGA配置模式
在XCFxxP平台的Flash PROM中包括:主串,
从串行,主动SelectMAP和从动SelectMAP 。
下面是所支持的FPGA的简短摘要
配置模式。请参见相应的FPGA数据表
对于设备配置的详细信息,包括哪些配置
模式由目标FPGA器件的支持。
•
PROM的CE输入可以驱动从DONE引脚。
第一(或唯一)的PROM的CE的输入可以被驱动
所有目标FPGA器件的DONE输出,
只要做的是不是永久停飞。 CE
也可以永久地绑低,但保持
数据输出活性和导致不必要我
CC
主动电源电流( "DC
PROM中的CF引脚通常连接到FPGA的
PROG_B (或程序)输入。对于XCFxxP只,
在CF引脚是双向引脚。如果XCFxxP的CF引脚
没有连接到FPGA的PROG_B (或程序)
输入,则该引脚应接高电平。
•
FPGA从串模式
在从串模式下,FPGA加载配置
比特流以比特串行形式从外部存储器同步
由外部提供的时钟。在上电时或
重新配置, FPGA的模式选择引脚用于
选择从串行配置模式。从串模式
提供一个简单的配置界面。只有一个串行数据
线,时钟线,以及两条控制线(INIT和DONE )是
需要配置一个FPGA 。从PROM中读取数据的
按顺序对一个单一的数据线(DIN),经由访问
PROM的是增加内部地址计数器
CCLK的每个有效上升沿。串行位流数据
之前,必须要建立在FPGA的DIN输入引脚短的时间
外部提供的CCLK的每个上升沿。
FPGA器件连接到配置PROM的
从串行配置模式(图
•
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在PROM (S )的数据输出驱动器的输入端DIN
领先的FPGA器件。
PROM的CLKOUT (对于XCFxxP只)或外部
时钟源驱动FPGA的CCLK输入。
一个PROM的CEO输出驱动器的输入端CE
在菊花链旁边的PROM (如果有的话) 。
所有PROM的OE / RESET引脚连接到
在INIT_B (或INIT )所有FPGA器件的引脚。这
连接确保了PROM的地址计数器是
任何(再)配置开始前复位。
PROM的CE输入可以驱动从DONE引脚。
第一(或唯一)的PROM的CE的输入可以被驱动
所有目标FPGA器件的DONE输出,
只要做的是不是永久停飞。 CE
也可以永久地绑低,但保持
数据输出活性和导致不必要我
CC
主动电源电流( "DC
PROM中的CF引脚通常连接到FPGA的
PROG_B (或程序)输入。对于XCFxxP只,
在CF引脚是双向引脚。如果XCFxxP的CF引脚
没有连接到FPGA的PROG_B (或程序)
输入,则该引脚应接高电平。
FPGA主串行模式
在主串行模式下,FPGA自动加载
从外部位串行的形式配置比特流
内存配置时钟同步( CCLK )
由FPGA产生。在上电时或重新配置,
FPGA的模式选择引脚,用于选择主
串行配置模式。主串行模式提供了一个
简单的配置界面。只有一条串行数据线,一
时钟线,以及两条控制线(INIT和DONE )是
需要配置一个FPGA 。从PROM数据
依次读出在单一数据线(DIN),访问
通过PROM的内部地址计数器,该计数器是
增加对CCLK的每个有效上升沿。串行
比特流数据必须建立在FPGA的DIN输入引脚
很短的时间,然后FPGA的每个上升沿的内部
产生CCLK信号。
通常情况下,可以选择一个宽的频率范围
FPGA的内部产生CCLK总是启动
以缓慢的默认频率。 FPGA的比特流中包含
配置位,可切换CCLK到一个更高
频率的主序列的剩余部分
配置顺序。所需的CCLK频率
位流生成过程中选择。
FPGA器件连接到配置PROM的
主串行配置模式(图
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•
在PROM (S )的数据输出驱动器的输入端DIN
领先的FPGA器件。
主FPGA CCLK输出驱动CLK输入(S )
在PROM的( S)
一个PROM的CEO输出驱动器的输入端CE
在菊花链旁边的PROM (如果有的话) 。
所有PROM的OE / RESET引脚连接到
所有FPGA器件的INIT_B引脚。此连接
确保了PROM的地址计数器复位之前
任何(重新)配置的开始。
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DS123 ( v2.11.1 ) 2007年3月30日
产品speci fi cation
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