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Platform Flash在系统可编程配置PROM
使用XCFxxP PROM时， FPGA配置
编程了压缩的比特流。压缩
率取决于多种因素，包括目标
器件系列和目标设计的内容。
在PROM中启用了压缩选项
编程序列。 PROM的解压
驱动时钟的数据到之前所存储的数据
FPGA的配置界面。如果是减压
使能，则平台Flash时钟输出引脚
（CLKOUT ）必须被用来作为时钟信号为
配置界面，驾驶的目标FPGA的
配置时钟输入引脚（ CCLK ） 。无论是PROM的
CLK输入管脚或内部振荡器必须被选择为
源CLKOUT 。任何目标FPGA连接到
PROM必须为从工作在配置链中，
在配置模式设置为从串行模式或
从动SelectMAP （并行）模式。
如果解压启用时， CLKOUT信号
成为一个受控时钟输出具有减小的最大
频率。当解压缩后的数据还没有准备好时，
CLKOUT引脚被置于高阻抗状态，必须拉
高外部提供一个已知状态。
在繁忙的输入将自动被禁用时，
解压缩功能。
附加功能对于XCFxxP
内部振荡器
在8/16/32兆位XCFxxP平台的Flash PROM中包括
一个可选的内部振荡器，可用来驱动
CLKOUT和数据引脚上的FPGA配置界面。
内部振荡器可以在编程时启用
该PROM和振荡器可以被设置为默认
频率或以较低的频率（ "XCFxxP
CLKOUT
在8/16/32兆位XCFxxP平台的Flash PROM中包括
可编程选项以启用CLKOUT信号
允许将PROM提供源同步时钟
对准到配置接口上的数据。该
CLKOUT信号从两个时钟源之一：所述
CLK引脚输入或内部振荡器。输入时钟源
在PROM编程序列中被选中。产量
数据可在CLKOUT的上升沿。
在编程过程中的CLKOUT信号有效，并且是
主动当CE为低和OE / RESET为高。在CE
边缘过渡上涨，如果OE / RESET高， PROM
终端计数还没有达到，那么CLKOUT
对于前一个额外的八分时钟周期仍然有效
被禁用。在OE / RESET下降沿，
CLKOUT被立即禁用。禁用时，
CLKOUT引脚被置于高阻抗状态，并应
被拉到高外部提供一个已知的状态。
当级联平台的Flash PROM的与CLKOUT
使能时，在完成后它的数据传送中，第一PROM
禁止CLKOUT和驱动CEO引脚使下一个
PROM PROM中链。接下来的PROM开始开车
CLKOUT信号一旦PROM启用和数据
可供转让。
在高速并行配置不
压缩时， FPGA驱动的BUSY信号
配置界面。当BUSY为高电平时，
PROM的内部地址计数器停止计数递增，而
当前的数据值被保持在所述数据输出。而
BUSY为高电平时， PROM继续推动CLKOUT
信号给FPGA ，时钟FPGA的配置逻辑。
当FPGA拉高忙，表示它已准备好
以获得额外的配置数据， PROM开始
推动新的数据到配置界面。
设计修订
设计修订允许用户创建最多四个
在一个PROM独特的设计修改或跨存储
多个级联的PROM 。支持设计修订
为8/16/32兆XCFxxP平台的Flash PROM的两
串行和并行模式。设计修订可用于
与压缩的PROM文件，并且还当CLKOUT
功能被启用。随着PROM编程文件
修改信息文件（ .cfi ）的使用所创建的
的iMPACT软件。该
.cfi
文件要求，使设计
修改编程的影响。
一个设计版本是由从1到
n
8-Mbit
存储器块。如果一个单一的设计修改包含以下
大于8兆比特的数据，然后将剩余的空间被填充
与所有的人。较大的设计修改可以跨越几个
8兆位存储器块，并且保留在最后的任何空间
8兆位内存块被填充为全1。
•
一个32 - Mbit的PROM包含四个8 - Mbit的记忆
块，并因此可以存储多达四个独立
设计修订： 1个32 - Mbit的设计修改，二
16 - Mbit的设计修改， 3个8 - Mbit的设计修改，
4个8兆比特的设计修改，等等。
因为8兆位的最小尺寸要求的
每一个版本，一个16兆PROM只能存储
多达两个独立的设计修改：一个16兆位
的设计修改，一个8兆位的设计修改，或者两个
8 - Mbit的设计修改。
一个8 - Mbit的PROM只能存储一个8 - Mbit的
设计修改。
减压
在8/16/32兆位XCFxxP平台的Flash PROM中包括
内置的数据解压缩兼容赛灵思先进
压缩技术。压缩的Flash平台
PROM文件从目标FPGA位流生成（S ）
用IMPACT软件。只有从串行和从
SelectMAP （平行）配置模式支持
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DS123 （ v2.11.1 ） 2007年3月30日
产品speci fi cation
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XILINX [ XILINX, INC ]
