R
Platform Flash在系统可编程配置PROM
用一组编程平台快擦写存储器后
设计修改，特定的设计修改可以是
销或使用：使用外部REV_SEL [0 1 ]中选择
内部可编程设计的版本控制位。该
EN_EXT_SEL引脚确定的外部引脚或内部
位用于选择的设计修改。当
EN_EXT_SEL是低，设计修改的选择被控制
由外部版本选择引脚REV_SEL [1：0 ] 。当
EN_EXT_SEL是高，设计修改的选择是
通过内部的可编程版本选择控制
控制位。在上电时，设计修改的选择
输入端（引脚或控制位）在内部取样。后
电时，设计修改的选择输入被采样
以下任何事件发生时，再次：
•
•
•
•
在CE的上升沿
在OE / RESET的下降沿（当CE为低电平）
CF上的上升沿（当CE为低）
当通过使用JTAG发起重配置
CONFIG指令。
的设计修改，一个8兆位的设计修改，或者两个
8 - Mbit的设计修改。
•
一个8 - Mbit的PROM只能存储一个8 - Mbit的
设计修改。
更大的设计修改，可以拆分成几个级联
PROM中。例如，两个32 - Mbit的PROM中，最多可存储
四个独立的设计修改：一个64兆的设计修改，
两个32 - Mbit的设计修改， 3个16兆的设计修改，
4个16兆位的设计修改，等等。当级联
一个16兆位存储器PROM和一个8兆比特的PROM中，有24兆位
的可用空间，并因此最多三个独立的设计
修正可以存储： 1个24兆的设计修改，二
8 - Mbit的设计修改，或者3个8 Mbit的设计修改。
SEE
对于如何多一些基本的例子
修改可被存储。设计修改分区是
在文件的iMPACT生成过程中自动处理。
在PROM文件的创建，每一个设计版本是
分配一个版本号：
版本0 = '00'
修订1 = “01”
修订2 = ' 10 '
修订3 = ' 11'
X -参考目标 - 图5
从所选择的设计修改的数据然后
介绍了FPGA的配置界面。
PROM 0
REV 0
（ 8兆位）
PROM 0
REV 0
（ 8兆位）
PROM 0
PROM 0
REV 0
（ 8兆位）
PROM 0
REV 0
（ 16兆位）
REV 1
（ 8兆位）
REV 1
（ 8兆位）
REV 0
（ 32兆位）
REV 2
（ 8兆位）
REV 2
（ 16兆位）
REV 3
（ 8兆位）
REV 1
（ 16兆位）
REV 1
（ 24兆位）
4设计修订
3设计修订
2设计修订
1设计修订
（一）设计修订存储实例为单XCF32P PROM
PROM 0
REV 0
（ 16兆位）
PROM 0
REV 0
（ 16兆位）
REV 0
（ 32兆位）
REV 1
（ 16兆位）
REV 1
（ 16兆位）
REV 1
（ 16兆位）
PROM 0
PROM 0
REV 0
（ 16兆位）
REV 0
（ 32兆位）
PROM 0
PROM 1
REV 2
（ 16兆位）
PROM 1
PROM 1
PROM 1
PROM 1
REV 2
（ 32兆位）
REV 3
（ 16兆位）
REV 1
（ 32兆位）
REV 1
（ 32兆位）
REV 0
（ 32兆位）
4设计修订
3设计修订
2设计修订
1设计修订
ds123_20_102103
（二）设计版本存储实例跨越两个XCF32P PROM中
图5：
设计修改存储实例
DS123 （ v2.13.1 ） 2008年4月3日
产品speci fi cation
11
XILINX [ XILINX, INC ]
