VIS
初步
VG4616321B/VG4616322B
262,144x32x2-Bit
CMOS同步图形RAM
读命令用于从活动行读取脉冲串在连续的时钟周期的数据
在活跃的银行。银行必须至少激活吨
RCD
读命令之前（分钟）发出。
在读阵阵，从起始列地址的有效数据输出单元将提供
下面读命令发出后的CAS延迟。每个后续的数据进行元素将
是由下一个时钟上升沿（参照下图）中有效。 DQS的进入高阻抗
ANCE在脉冲串的末端，除非其它命令被启动。突发长度，突发序列，
和CAS延迟是由模式寄存器这已经是prgrammed.A全页突发确定
将持续到结束（在页面的结尾就会换到第0列，并继续） 。
T0
T1
T2
T3
T4
T5
T6
T7
T8
CLK
命令
读了
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
CAS Iatency = 1
t
CK1
， DQ的
CAS Iatency = 2
t
CK2
， DQ的
DOUT一
0
DOUT一
1
DOUT一
2
DOUT一
3
DOUT一
0
DOUT一
1
DOUT一
2
DOUT一
3
CAS Iatency = 3
t
CK3
， DQ的
DOUT一
0
DOUT一
1
DOUT一
2
DOUT一
3
突发读操作（突发长度= 4 ， CAS延时= 1 ， 2 ， 3 ）
所读取的数据出现在的DQ受试者对两个时钟早在DQM输入的值（即
DQM延迟两个时钟输出缓冲）。爆不带自动预充电功能的读取可能
通过随后的读取中断或写/块写命令在同一银行或其他
突发长度结束前有效的银行。它可以由一个BankPrecharge / PrechargeAll被中断
命令相同的银行了。中断来自Read命令可以发生在任何时钟
循环继先前读命令（参见下图） 。
T0
CLK
T1
T2
T3
T4
T5
T6
T7
T8
命令
读了
阅读B
NOP
NOP
NOP
NOP
NOP
NOP
NOP
CAS Iatency = 1
t
CK1
， DQ的
CAS Iatency = 2
t
CK2
， DQ的
DOUT一
0
DOUT B
0
DOUT B
1
DOUT B
2
DOUT B
3
DOUT一
0
DOUT B
0
DOUT B
1
DOUT B
2
DOUT B
3
CAS Iatency = 3
t
CK3
， DQ的
DOUT一
0
DOUT B
0
DOUT B
1
DOUT B
2
DOUT B
3
阅读打断读（突发长度= 4 ， CAS延时= 1 ， 2 ， 3 ）
在DQM投入使用，以避免对DQ引脚I / O争用时，中断来自
写/块写命令。该DQMs必须置（高）至少前两个时钟的
写/块写命令压制的DQ引脚上的数据输出。为了保证DQ引脚对I / O
争，与高阻抗的DQ引脚一个周期必须在最后一次读取的数据之间出现
和写/块写命令（参考下面的三个数字） 。如果爆裂的数据输出
读出发生在猝发写的至少所述第二时钟，所述DQMs必须置（高） 1时钟
之前写/块写命令，以避免内部总线争用。
文档： 1G5-0145
Rev.1
第8页
VML [ VANGUARD INTERNATIONAL SEMICONDUCTOR ]
