Vitesse公司
半导体公司
数据表
VSC880
针
名字
I / O
频率
TYPE
<1MHz
TTL
<1MHz
TTL
<1MHz
TTL
<1MHz
TTL
<1MHz
TTL
<1MHz
TTL
62.5Mb/s
TTL
62.5Mb/s
TTL
62.5MHz
TTL
62.5MHz
TTL
<1MHz
TTL
62.5MHz
TTL
<1MHz
TTL
<1MHz
TTL
<1MHz
TTL
<1MHz
TTL
<1MHz
TTL
高性能16×16
串行交叉点开关
描述
如果RESYNEN为高，各个环节有一个环节出错
条件将被重新初始化。这将覆盖内部
控制寄存器的设置。
如果INT为低，则发生在两者中之一的接收错误
链接有它的输出使能（ OE ）置高和
中断控制寄存器位设置为高电平。
这个信号被保留以供将来使用，应设置低
在正常操作期间。
如果这个信号置高，所有串行输入被环回
其串行输出。这将覆盖内部控制
寄存器设置。
CMODE被设置为HIGH单元模式操作。
这个信号用于在ATE测试来测量传播
延时。它也可用于在所述BIST逻辑的ATE测试。设置
逻辑低在正常的操作。
该输入信号用于测量传播延迟上
ATE测试仪。
的输出信号，用于测量传播延迟上
ATE测试仪。当TESTEN置为低电平时，较长的延迟
路径被启用。
这是字时钟输出。
这是基准时钟和该系统的源宽
字时钟周期。
该输入就为高在测试模式下，以使CMU是
旁路， REFCLK变比特时钟。这
信号仅适用于ATE测试。在正常运行设置为低。
这是该系统广泛细胞时钟源。这是
内部同步到REFCLK 。在分组模式，设置
该信号为高电平，使外部交换机的配置
BIST 。
全球芯片复位（低电平有效）
当BSTLPBK设置高和TESTEN为低电平时，所有
串行数据输出信号被环回至它们的串行数据
输入。如果BSTLPBK设置高和TESTEN为高，
只有端口0-7被置于环回。
当BSTEN为高电平时，在高速的机内自测试是
启用。
该BSTRST信号被设置为高，重置PRBS
发生器和比较器。
该BSTPASS信号为HIGH时，如果BTSEN为HIGH和
PRBS比较器检测在正确的图案的机内自
测试模式。
RESYNEN
再同步启用
I
INT
MEN
FACLPBK
CMODE
TESTEN
SCANIN
扫描输出
WCLK
REFCLK
TCLKEN
打断
版权所有
设备环回
电池模式
扫描测试开启
扫描数据在
扫描数据输出
字时钟
参考时钟
测试时钟使能
O
I
I
I
I
I
O
O
I
I
CCLK
电池时钟
I
RESET
RESET
内建自测试循环
后
内建自测试开启
内置自测试复位
内置自测试通过
I
BSTLPBK
I
BSTEN
BSTRST
BSTPASS
I
I
O
G52191-0 ，版本4.2
01/05/01
©
Vitesse公司
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