Vitesse公司
半导体公司
高性能16×16
串行交叉点开关
数据表
VSC880
禁用。所有的数据传输时间是同步的REFCLK 。中断控制寄存器写入用户
以掩盖某些操作。如果ICE设为HIGH ， INT输出引脚将变为低电平，如果任何错误位在CERR设置
注册。如果RCE被设置为高，该链接将自动启动链路初始化如有错误位在CERR设置
注册。相应的引脚可用于DERR ， TERR和LERR寄存器。如果INT信号变为低电平，
中断状态寄存器可以读取，以确定其中的四个寄存器接收到错误。
在正保远程教育[ 3 ： 0 ]位用于编程的细胞时钟延迟（见3.0）的值。开关矩阵
状态信息可以从CN和FI寄存器被读出。串行链路可以强制通过写一个重新初始化
高进RSY寄存器。串行输出可以通过编写一个HIGH到OE寄存器在逻辑上被禁用。串行
输入也可以通过写入高电平到LPBK寄存器被强制循环直接返回到串行输出。所有寄存器都是
在复位清零。此外， LERR ， TERR ， DERR和CERR寄存器清零阅读。
图1 ：状态和控制寄存器定义
CDATA [ 7 ： 0 ]位的位置
ADDR [ 5：0]
X00000
X00001
X00010
X 00011
X00100
X00101
X00110
X00111
X01000
X01001
X01010
X01011
001100
001101
001110
001111
010000
010001
010010
R
R
R
R
R
R
R
R
读/写
读/写
读/写
读/写
读/写
读/写
读/写
C0[3:0]
C1[3:0]
C2[3:0]
C3[3:0]
C4[3:0]
C5[3:0]
C6[3:0]
CERR [7 ：0]的
CERR [15：8 ]
DERR [7 ：0]的
DERR [15：8 ]
TERR [7 ：0]的
TERR [15：8 ]
LERR [7 ：0]的
LERR [15：8 ]
C8[3:0]
C9[3:0]
C10[3:0]
C11[3:0]
C12[3:0]
C13[3:0]
C14[3:0]
CCLK错误寄存器LSB
CCLK错误登记MSB
DRU错误寄存器LSB
DRU错误登记MSB
误差阈值寄存器LSB
误差阈值寄存器MSB
链接错误寄存器LSB
链接错误登记MSB
Output0 / Output8配置
输出1 / Output9配置
输出2 / Output10配置
OUTPUT3 / Output11配置
输出4 / Output12配置
Output5 / Output13配置
Output6 / Output14配置
读/写
R
读/写
读/写
7
6
5
4
3
CE
2
DE
IDE
1
TE
ITE
0
LE
ILE
中断状态寄存器
中断控制寄存器
BIST和计数寄存器
RCE
RDE
RTE
RLE
BIST
ICE
CDEL [3 ：0]的
第8页
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01/05/01
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