Vitesse公司
半导体公司
高性能串行
背板收发器
频率
TYPE
数据表
VSC870
I / O
描述
当RXSEL为低和回送为低， RXSA
被选择作为输入的CRU和RXSB选择
作为输入到信号检测器。当RXSEL是
HIGH和环回低， RXSB被选作
输入到CRU和RXSA被选择作为输入到
信号检测器。
这个输出是高的，如果至少一个边缘的过渡是
检测到冗余输入每个字时钟周期
串口线。
此信号变为低电平，如果VSC870是字对齐
在接收侧。初始化后，就变为高电平，如果有
在空闲的话错误。
当RXEN为低时， RXOUT [31：0 ]和
RXTYP [1：0 ]的输出成为高阻抗。
32位并行数据输出给接收端。
如果BYPASS为低，这些信号告诉接收到的字
型。如果BYPASS为高，这些信号反映
收到的串行通道开销位。
当RXWA为低时， RXTYP [1：0 ]和RXOUT [31 ：0]的
是一个IDLE字。
在包模式中，ACK信号将被设置为高，如果一个
在发送侧的连接请求被允许。在
电池模式下，高脉冲表示接收小区时钟。
当旁通低并中止为高电平时，
连接请求和数据发送处理是
中止。
该WSIN信号提供的字时钟输入和必须
可以通过一个信号的频率锁定到WSOUT从动
无论是从自身或另一个收发器的信号。
该WSOUT信号是内部产生的字时钟
并同步到发送的字时钟。
如果RESYNEN为HIGH和收发机检测到链路
错误，它就会启动链路初始化过程。
如果OOS为高电平时，所述收发器是在链路
初始化过程。它在正常操作期间是低电平。
如果SCRAM为高电平时，数据的话会被加扰和
解扰。
旁路设置为HIGH直接控制和监测
开销位的串行数据流中的细胞模式
和直接模式。这也将禁用收发数据包
模式功能。
CELLSYN设为高电平，使细胞同步
在链路初始化。
符号
名字
RxSEL
接收输入选择
I
<1MHz
TTL
ALIVE
冗余输入活
O
<1MHz
TTL
<1MHz
TTL
62.5Mb/s
TTL
62.5Mb/s
TTL
62.5Mb/s
TTL
62.5Mb/s
TTL
62.5Mb/s
TTL
62.5Mb/s
TTL
62.5MHz
TTL
62.5MHz
TTL
<1MHz
TTL
<1MHz
TTL
<1MHz
TTL
<1MHz
TTL
<1MHz
TTL
RXOK
RXEN
RXOUT [31 ：0]的
RXTYP [1 ：0]的
RXWA
ACK / RCLK
接收信号确定
接收使能
接收并行数据
OUT
收到的Word类型
接收字可用
确认/
接收小区时钟
连接请求
退出
字同步在
的Word同步退房手续
重新同步启用
不同步
争夺启用
O
I
O
O
O
O
退出
I
WSIN
WSOUT
RESYNEN
OOS
逃走
I
O
I
O
I
绕行
旁路模式
细胞同步
启用
I
CELLSYN
I
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01/05/01
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