Vitesse公司
半导体公司
数据表
VSC870
封装引脚说明
符号
TXIN [31 ：0]的
TXTYP [1 ：0]的
高性能串行
背板收发器
名字
传输并行数据
发送字类型
I / O
I
I
频率
TYPE
62.5Mb/s
TTL
62.5Mb/s
TTL
62.5Mb/s
TTL
描述
32位并行数据输入，用于在发送侧。
如果BYPASS为低，这些信号指定发送
字类型。如果旁路是HIGH时，将这些信号直接
控制发送的串行信道的开销位。
当TXEN为高， TXIN [31： 0]， TXTYP [1：0 ]是
在对下一个WCLK收发器加载。当
TXEN为低时，该收发器将忽略TXIN [31：0 ]和
TXTYP [1：0 ]和发送空闲字的串行输出。
当RTR为高电平时，接收侧的存储器系统是
准备好接收数据。如果低时，它发送一个回压
（流量控制）信号到源端口卡，告诉它
停止发送数据。在电池模式下，设置RTR低到细胞
同步到外部单元的时钟。如果RTR为高，
细胞时钟被从位流中回收。
在数据包模式，当旁通低， RTM / TCLK是
置于高在每个数据传输的开始和
置为低电平时，该数据包已经被成功地发送
所有输出。在电池模式下，高脉冲代表
发射单元的时钟。
当旁通低， RFM设置HIGH每当
数据的重发，需要由于争用
目标端口。
此信号为LOW时，如果MODE [ 1]为高电平和
收发器是词在发送端一致。后
初始化将变为高电平一个字时钟，如果有
是小区的时钟误差。
当REN为高电平时，所述收发器是准备读取数据
在TXIN [31：0 ]和TXTYP [1：0 ] 。这个信号可以是
通过接收到的流量控制信号被拉低。
这些模式控制引脚用来配置链接
同步。参见第1.5节。
高速串行差分传输通道A
高速串行差分传输通道B
当环回高电平时， CRU和信号
检测器选择串行数据输出信道为输入。
高速串行差分接收通道A
高速串行差分接收通道B
TXEN
发送使能
I
RTR
准备接收
I
62.5Mb/s
TTL
RTM / TCLK
重传模式/
发射单元的时钟
O
62.5Mb/s
TTL
RFM
阅读从马克
O
62.5Mb/s
TTL
<1MHz
TTL
62.5Mb/s
TTL
<1MHz
TTL
2.125Gb/s
LVDS
2.125Gb/s
LVDS
<1MHz
TTL
2.125Gb/s
LVDS
2.125Gb/s
LVDS
TXOK
发射信号确定
O
任
模式[1：0 ]
TXSA + /
TXSA-
TXSB + /
TXSB-
环回
RXSA + /
RXSA-
RXSB + /
RXSB-
读使能
模式控制
发送串行输出A
发送串行输出B
环回
接收串行输入A
接收串行输入B
O
I
O
O
I
I
I
G52190-0 ，版本4.1
01/05/01
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