Vitesse公司
半导体公司
高速八
可编程时序发生器
数据表
VSC6048
功能说明
参考时钟选择
x8或x16的时钟倍频可以通过FSEL引脚进行选择，要求100的参考时钟
± 2.5MHz的或50 ± 1.25MHz的分别。在船上的时钟，在CMU可以与800MHz的系统应用
通过发出BYP信号RCK将接受外部800MHz的时钟被绕过。
在旁路模式（ BYP = 1 ，
RCK
= 800MHz的）从INX倾斜到RCK的引脚为550ps +/- 250PS 。
表1 ：参考时钟选择
BYP
0
0
1
X =不在乎。
FSEL
0
1
X
RCK
100MHz
50MHz
800MHz
运营模式
有6个基本的操作模式。这些模式是基于每个通道的两个输入（ INA和INB ），该
可以是交错的和重烧率。最大重烧制速率为充分10ns的跨度为100MHz，而在最高
重烧率5ns的跨度为200MHz 。最大重烧制速率输入到细游标不能是迟早
超过4个周期的高速时钟（ 800MHz的）的。
表2 ：建议操作模式
项目价格
200Mbps
100Mbps
200Mbps
100Mbps
200Mbps
100Mbps
交错
是的
是的
No
No
No
No
INA
100MHz
50MHz
200MHz
100MHz
低
低
INB
100MHz
50MHz
低
低
200MHz
100MHz
TSET [ 0 ： 9 ]范围
000〜 1FF
000到3FF
000〜 1FF
000到3FF
000〜 1FF
000到3FF
数据输入（ INA ， INB ）
每个通道有两个交错的投入。每个输入能够以全速率（ 200MHz的）运行。该
输入首先重新定时关闭由PLL产生的内部400MHz的时钟。这意味着有一个为2.5ns边缘
布局窗口定义设置时间。这也意味着，在输入脉冲必须跨越的至少一个
400MHz的时钟边沿。
输入是从低到高边缘敏感。图1示出的输入结构的等效电路
每个通道。需要注意的是根据所输入的数据所产生的TSET输入时钟。
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G52335-0,Rev.4.0
8/28/00
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