SPRS174S - 2001年4月 - 修订2011年3月
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6.25外部接口写时序
表6-34 。外部存储器接口写开关特性
参数
t
D（ XCOH - XZCSL ）
t
D（ XCOHL - XZCSH ）
t
D（ XCOH - XA ）
t
D（ XCOHL - XWEL ）
t
D（ XCOHL - XWEH ）
t
D（ XCOH - XRNWL ）
t
D（ XCOHL - XRNWH ）
t
恩（ XD ） XWEL
t
D（ XWEL - XD ）
t
小时（ XA） XZCSH
t
H（ XD ） XWE
t
DIS （ XD ） XRNW
(1)
(2)
延迟时间， XCLKOUT高到防区芯片选择低电平有效
延迟时间， XCLKOUT高或低到区域的芯片选择不活动的高
延迟时间， XCLKOUT高到地址有效
延迟时间， XCLKOUT高/低XWE低
延迟时间， XCLKOUT高/低到高XWE
延迟时间， XCLKOUT高XR / W的低
延迟时间， XCLKOUT高/低XR / W高
启用时间，数据总线从XWE低驱动
延迟时间，数据有效后XWE低电平有效
保持时间，后区有效解决芯片选择不活动的高
保持时间，后XWE不活跃，高写入数据有效
最长时间的DSP后XR / W不活跃，高释放数据总线
(1)
民
–2
最大
1
3
2
2
2
1
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
–2
0
1
4
TW - 2
(2)
4
ns
在非活动周期中， XINTF地址总线将永远保持最后的地址放出来上车。这包括调整周期。
TW =试用期，写访问。看
领导
XCLKOUT = XTIMCLK
XCLKOUT = XTIMCLK 1/2
XZCS0AND1 ， XZCS2 ，
XZCS6AND7
XA [ 0:18 ]
XRD
t
D（ XCOH - XZCSL ）
t
D（ XCOH - XA ）
活跃
线索
t
D（ XCOHL - XZCSH ）
t
D（ XCOHL - XWEL ）
XWE
XR / W
t
恩（ XD ） XWEL
XD [ 0:15 ]
t
D（ XWEL - XD ）
DOUT
t
D（ XCOH - XRNWL ）
t
D（ XCOHL - XWEH ）
t
D（ XCOHL - XRNWH ）
t
DIS （ XD ） XRNW
t
小时（ XD） XWEH
XREADY
A.
B.
C.
D.
所有XINTF访问（提前期）开始在XCLKOUT的上升沿。必要时，该装置将插入的
前一个访问周期调整来满足这一要求。
在调整周期中，所有信号将转变为无效状态。
对于USEREADY = 0时，外部XREADY输入信号被忽略。
XA [ 0点18分]将于在非活动周期，包括调整周期将总线上的最后一个地址。
图6-32 。例如写访问
XTIMING用于本例的寄存器参数：
XRDLEAD
不适用
(1)
(1)
XRDACTIVE
不适用
(1)
XRDTRAIL
不适用
(1)
USEREADY
0
X2TIMING
0
XWRLEAD
≥
1
XWRACTIVE
≥
0
XWRTRAIL
≥
0
READYMODE
不适用
(1)
N / A = “不关心”在这个例子中
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