SLUS673E - 2005年9月 - 修订2012年3月
引脚功能（续）
针
名字
WDI
SCLK
SDATA
XALERT
NC
DBT NO 。
26
28
29
30
15,18,27
RSM NO 。
24
25
26
27
2, 10, 12,
14, 20
描述
数字输入提供的定时时钟为所述OC和SC延迟并且也作为看门狗
时钟。
内部10 kΩ的上拉至V漏极开路串行接口的时钟
REG
内部10 kΩ的上拉至V漏极开路双向串行接口数据
REG
漏极开路输出用于指示状态寄存器的改变。内部100 kΩ的
上拉至V
REG
不电连接到所述集成电路
功能框图
GG VDD
PACK-
R
ZVCHG
PACK +
GG RST
C
2nd
保护
REG
PACK
DSG
CHG
ZVCHG
VCC
REG
RST
GG LED
输入
C
BAT
VC1
VC2
小区4
小区3
CELL 2
小区1
LEDOUT
CHG_ON
PMS
NCH门
司机
DSG_ON
FET
逻辑
ZVCHG_ON
栅极驱动器
3.3 -V LDO
2.5 -V LDO
POR
LED
32 kHz输入
从GG
WDI
看门狗
定时器
SHIP_ON
SLEEP_ON
动力
模式
电路
CELL1..4
CELL
选择
开关
VC3
VC4
VC5
串行接口
注册
状态
输出CTL
州CTL
功能CTL
CELL SEL
OLV
老
SCC
SCD
0.975V
BAT/25
PACK/25
GG接口
SDATA
GG接口
SCLK
SDATA
CELL +
电池电压
翻译
小区
R
C
CELL
GG模拟
输入
GG TS
输入
C
THERM
SCLK
XALERT
警惕GG
漏极开路
产量
GPOD
开放
漏
产量
DRIVE
控制
超载
-
比较
过电流
TOUT
THERM
GND
热敏电阻
SRP
R
SRN
延迟
短路
比较
短路
SNS
4
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