73K324BL
CCITT的V.22bis ， V.23 ， V.22 ， V.21 ，贝尔212A
单芯片调制解调器瓦特/集成混合
数据表
引脚说明
动力
名字
GND
VDD
VREF
ISET
针
1
16
31
28
TYPE
I
I
O
I
描述
系统接地
电源输入，5V ± 10 ％旁路0.1和22 μF
电容到GND 。
内部产生的参考电压。旁路0.1
μF的电容到地。
片内电流基准。设置偏置电流的运算放大器。该
片上电流通过连接该引脚连接到VDD设置
2 MΩ电阻。 ISET应绕过来GND用
0.1 μF电容。
并行微处理器控制接口模式
ALE
AD0-AD7
13
5-12
I
I / O
地址锁存使能： ALE锁存器的下降沿
上AD0 - AD2的地址和芯片选择上
CS 。
地址/数据总线：这些双向三态
复用线传送的信息，并从内部
寄存器。
片选：低该引脚上的下降沿时
ALE允许一个读周期或写周期发生。 AD0 - AD7
将不被驱动，并没有寄存器将被写入，如果
CS
（锁存）不活动。状态
CS
被锁在
ALE下降的边缘。
输出时钟：该引脚是在处理器选择
控制为任意的晶体频率（用作
处理器时钟）或16倍的数据速率用作波特
在DPSK速率时钟只有模式。该引脚默认为
晶振频率上电复位。
中断：此开路漏极输出信号用于通知
已发生的检测标志的处理器。处理器
必须然后读取检测寄存器，以确定哪些检测
触发中断。
INT
将保持低电平，直到处理器
读取检测寄存器或不完全复位。
阅读：低请求73K324BL内部的读
寄存器。数据无法输出，除非
RD
和
LATCHED
CS
是活性还是低。
RESET ：该引脚上的高电平信号将使芯片进入
非活动状态。所有控制寄存器位（ CR0 ， CR1 ，音）
将被复位。在CLK引脚的输出将被设置为
晶振频率。内部下拉电阻证
用一个电容， VDD上电复位。
CS
23
I
CLK
2
O
INT
20
O
RD
15
I
RESET
30
I
第5页： 34
©
2005年， 2008 Teridian半导体公司
修订版6.1
TERIDIAN [ TERIDIAN SEMICONDUCTOR CORPORATION ]
