73K222AL
V.22 ， V.21 ，贝尔212A ， 103
单芯片调制解调器
数据表
引脚说明
动力
名字
GND
VDD
VREF
ISET
28-PIN
28
15
26
24
TYPE
I
I
O
I
描述
系统地。
电源输入，5V ± 10％。绕道0.1和22 μF电容
GND 。
内部产生的参考电压。绕道0.1 μF
电容到地。
片内电流基准。设置偏置电流的运算放大器。该芯片
电流是通过一个2 MΩ电阻此引脚连接到VDD设置。
ISET应绕过来GND与0.1 μF电容。
并行微处理器接口
ALE
AD0-AD7
CS
12
4-11
20
I
I / O
I
地址锁存使能。 ALE的下降沿锁存地址
AD0 - AD2和芯片上的选择
CS 。
地址/数据总线。这些双向三态复用线进行
信息，并从内部寄存器。
片选。 ALE的下降沿期间，该引脚上的低电平允许
读周期或写周期发生。 AD0 - AD7将不被驱动，并没有
寄存器将被写入，如果
CS
（锁存）不活动。状态
CS
is
锁定在ALE的下降沿。
输出时钟。该引脚可选择在处理器控制下将任
晶体频率（用作处理器时钟）或16×的数据
率用作唯一的DPSK模式的波特率时钟。该引脚默认
晶体频率复位。
中断。此开路漏极输出信号被用来通知处理器
已经出现了检测标志。处理器必须再读取
检测寄存器，以确定哪个检测触发中断。
INT
将保持低电平，直到处理器读取检测寄存器或不完整
复位。
阅读。低要求的73K222AL内部寄存器的读。数据
无法输出，除非
RD
和锁存
CS
是活性还是低。
复位。该引脚上的高电平信号将使芯片进入非活动
状态。所有控制寄存器位（ CR0 ， CR1 ，音）将被重置。该
CLK引脚的输出将被设置为晶振频率。内部
用一个电容， VDD下拉电阻允许上电复位。
CLK
1
O
INT
17
O
RD
RESET
14
25
I
I
第4页： 27
©
2007年Teridian半导体公司
修订版6.1
TERIDIAN [ TERIDIAN SEMICONDUCTOR CORPORATION ]
