SNLS420B - 2012年7月 - 修订2013年4月
DS90UB914Q解串器引脚说明（续）
引脚名称
PIN号
I / O类型
描述
设备模式选择引脚
接地电阻和10 kΩ的上拉至1.8V的电源轨。在解串器的MODE引脚
可用于配置串行器及解串器在不同输入来工作
PCLK范围。查看详细信息
12位低频模式 - （ 10- 50 MHz工作频率） ：
在这种模式下，串行器和解串可以接受多达12位的数据+ 2 SYNC 。
输入PCLK范围从10MHz至50MHz 。
输入， LVCMOS
12位高频模式 - （ 15〜75 MHz工作频率） ：
在这种模式下，串行
W /拉涨
与解串器可以接受多达12位的数据+ 2 SYNC 。输入PCLK的范围是从
15MHz至75MHz的。
10位模式 - （20-100 MHz工作频率） ：
在这种模式下，串行器和解串可以接受多达10位的数据+ 2
SYNC 。输入PCLK频率范围可以from20 MHz至100MHz的。
请参阅
在
关于如何配置部
MODE引脚上的解串器。
输入，模拟
该IDX [ 0]和IDX [ 1 ]在解串器引脚用于分配I2C器件
地址。接地电阻和10 kΩ的上拉至1.8V的电源轨。看
输入引脚来选择从器件地址。
输入连接到外部电阻分压器来设置可编程器件ID地址
模式
37
IDX [0：1 ]
35,34
控制和配置
掉电模式下输入引脚。
PDB = H ，解串器已启用，并且处于ON 。
输入， LVCMOS
PDB = L ，解串器处于休眠（省电模式） 。当解串器是
W /下拉
睡眠，编程控制寄存器的数据将不会保留并重置为默认值
值。
输出，
LVCMOS
输入
LVCMOS W /
下拉
输出，
LVCOMS
输入
LVCMOS W /
下拉
输入
LVCMOS W /
下拉
输入
LVCMOS W /
下拉
锁定状态输出引脚。
LOCK = H ， PLL锁定，输出有效
LOCK = L时， PLL被锁定， ROUT和PCLK的输出状态由控制
OSS_SEL控制寄存器。可以作为链路状态。
BIST使能引脚
BISTEN = H，
BIST模式启用
BISTEN = L时，
BIST模式将被禁用
通输出引脚的BIST模式。
PASS = H ，
无错误传输
PASS = L ，
在所接收的有效载荷中检测到一个或多个错误。
SEE
部分获取更多信息。平仓离场，如果未使用。路线
测试点（PAD ）的推荐。
输出使能输入
请参阅
输出睡眠状态选择引脚
请参阅
MUX选择行
SEL = L ，
RIN0 +/-输入。这将选择输入A作为对解串器的有效通道。
SEL = H ，
RIN1 +/-输入。这将选择输入B作为在激活通道
解串器。
非反相差分输入，双向控制通道。在IO必须交流
再加上一个100 nF电容
反相差分输入，双向控制通道。在IO必须是交流耦合
一个100 nF的电容
非反相差分输入，双向控制通道。在IO必须交流
再加上一个100 nF电容
反相差分输入，双向控制通道。在IO必须是交流耦合
一个100 nF的电容
版权所有。
该引脚必须始终连接到低电平
路由测试点或离开，如果不使用开放
LVCMOS I / O缓冲器电源，单端输出和控制输入供电
从V
DDIO
. V
DDIO
可以被连接到一个1.8V ±5％或3.3V±10 ％
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PDB
30
LOCK
48
BISTEn
6
通
47
OEN
5
OSS_SEL
4
SEL
46
FPD -Link的III接口
RIN0+
RIN0-
RIN1+
RIN1-
水库
CMLOUTP / N
41
42
32
33
43,44
38,39
输入/输出，
CML
输入/输出，
CML
输入/输出，
CML
输入/输出，
CML
—
电源和接地
VDDIO1/2/3
6
29, 20, 7
电源，数字
产品文件夹链接：
TAOS [ TEXAS ADVANCED OPTOELECTRONIC SOLUTIONS ]
