STM32F103xC ， STM32F103xD ， STM32F103xE
图2中。
时钟树
USB
预分频器
/1, 1.5
描述
48兆赫
USBCLK
以USB接口
I2S3CLK
外设时钟
启用
到I2S3
I2S2CLK
到I2S2
SDIOCLK
FSMCCLK
到SDIO
到FSMC
8兆赫
HSI RC
恒指
外设时钟
启用
外设时钟
启用
/2
外设时钟
启用
72 MHz的最大
时钟
使（4比特）
HCLK
以AHB总线，核心，
内存和DMA
以皮质系统定时器
FCLK皮质
自由运行的时钟
PCLK1
以APB1
外设
外设时钟
使能（ 20位）
PLLSRC
PLLMUL
..., x16
x2, x3, x4
PLL
恒指
PLLCLK
HSE
SW
系统时钟
/8
AHB
预分频器
72兆赫
/1, 2..512
最大
APB1
预分频器
/1, 2, 4, 8, 16
36 MHz的最大
CSS
TIM2,3,4,5,6,7
如果（ APB1分频器= 1） ×1
否则X2
以TIM2,3,4,5,6和7
TIMxCLK
外设时钟
启用（6比特）
PLLXTPRE
OSC_OUT
OSC_IN
4-16兆赫
HSE OSC
/2
APB2
预分频器
/1, 2, 4, 8, 16
72 MHz的最大
外设时钟
使能（ 15位）
PCLK2
外设APB2
TIM1 & 8定时器
如果（ APB2分频器= 1） ×1
否则X2
到TIM1和TIM8
TIMxCLK
外设时钟
启用（ 2位）
到ADC1 ， 2或3个
/128
OSC32_IN
OSC32_OUT
LSE OSC
32.768千赫
LSE
以RTC
RTCCLK
RTCSEL [1 ：0]的
ADC
预分频器
/2, 4, 6, 8
/2
ADCCLK
HCLK/2
LSI RC
40千赫
LSI
以独立看门狗（ IWDG ）
要SDIO AHB接口
外设时钟
启用
IWDGCLK
主
时钟输出
/2
PLLCLK
恒指
HSE
系统时钟
图例：
HSE =高速外部时钟信号
恒指=高速内部时钟信号
LSI =低速内部时钟信号
LSE =低速外部时钟信号
ai14752b
MCO
MCO
1.当HSI被用作PLL的时钟输入，可实现的最大系统时钟频率是
64兆赫。
2.对于USB功能可用， HSE和PLL必须被使能时，与CPU运行在任
48 MHz或72 MHz的。
3.有1微秒的ADC转换时间， APB2必须在14兆赫， 28兆赫和56兆赫。
文档ID 14611第七版
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