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HYS64T64000HU-5-A 参数 Datasheet PDF下载

HYS64T64000HU-5-A图片预览
型号: HYS64T64000HU-5-A
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内容描述: 240针无缓冲DDR2 SDRAM模组 [240-Pin Unbuffered DDR2 SDRAM Modules]
分类和应用: 动态存储器双倍数据速率
文件页数/大小: 76 页 / 4478 K
品牌: QIMONDA [ QIMONDA AG ]
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Internet Data Sheet  
HYS[64/72]T[32/64/128]xx0HU–[3/3S/3.7/5]–A  
Unbuffered DDR2 SDRAM Modules  
3.3.2  
AC Timing Parameters  
List of AC Timing parameters.  
Table 17 “Timing Parameter by Speed Grade - DDR2–667” on Page 20  
Table 18 “Timing Parameter by Speed Grade - DDR2–533” on Page 25  
Table 19 “Timing Parameter by Speed Grade - DDR2-400” on Page 28  
TABLE 17  
Timing Parameter by Speed Grade - DDR2–667  
Parameter  
Symbol  
DDR2–667  
Unit  
Notes1)2)3)4)5)6)  
7)8)  
Min.  
Max.  
9)  
DQ output access time from CK / CK  
DQS output access time from CK / CK  
Average clock high pulse width  
Average clock low pulse width  
Average clock period  
tAC  
–450  
–400  
0.48  
0.48  
3000  
100  
+450  
+400  
0.52  
0.52  
8000  
––  
ps  
9)  
tDQSCK  
tCH.AVG  
tCL.AVG  
tCK.AVG  
tDS.BASE  
tDH.BASE  
ps  
10)11)  
10)11)  
tCK.AVG  
tCK.AVG  
ps  
12)13)14)  
13)14)15)  
DQ and DM input setup time  
DQ and DM input hold time  
ps  
175  
––  
ps  
Control & address input pulse width for each input tIPW  
0.6  
tCK.AVG  
tCK.AVG  
ps  
DQ and DM input pulse width for each input  
Data-out high-impedance time from CK / CK  
DQS/DQS low-impedance time from CK / CK  
DQ low impedance time from CK/CK  
tDIPW  
tHZ  
tLZ.DQS  
tLZ.DQ  
0.35  
9)16)  
9)16)  
9)16)  
17)  
tAC.MAX  
tAC.MAX  
tAC.MAX  
240  
tAC.MIN  
2 x tAC.MIN  
ps  
ps  
DQS-DQ skew for DQS & associated DQ signals tDQSQ  
ps  
18)  
CK half pulse width  
tHP  
Min(tCH.ABS  
,
__  
ps  
tCL.ABS  
)
19)  
20)  
DQ hold skew factor  
tQHS  
tQH  
340  
ps  
DQ/DQS output hold time from DQS  
t
HP tQHS  
ps  
Write command to DQS associated clock edges WL  
RL–1  
nCK  
tCK.AVG  
21)  
DQS latching rising transition to associated clock tDQSS  
– 0.25  
+ 0.25  
edges  
DQS input high pulse width  
DQS input low pulse width  
DQS falling edge to CK setup time  
DQS falling edge hold time from CK  
Write postamble  
tDQSH  
tDQSL  
tDSS  
0.35  
0.35  
0.2  
tCK.AVG  
tCK.AVG  
tCK.AVG  
tCK.AVG  
tCK.AVG  
tCK.AVG  
ps  
21)  
21)  
tDSH  
0.2  
tWPST  
tWPRE  
tLS.BASE  
tLH.BASE  
tRPRE  
tRPST  
tRAS  
0.4  
0.6  
Write preamble  
0.35  
200  
275  
0.9  
22)23)  
23)24)  
25)26)  
25)27)  
28)  
Address and control input setup time  
Address and control input hold time  
Read preamble  
ps  
1.1  
0.6  
70000  
tCK.AVG  
tCK.AVG  
ns  
Read postamble  
0.4  
Active to precharge command  
45  
Rev. 1.41, 2007-05  
20  
03292006-EZUJ-JY4S  
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