Data Sheet
HY[B/I]39S128[40/80/16][0/7]F[E/T](L)
128-MBit Synchronous DRAM
4.2
AC Characteristics
TABLE 13
AC Timing - Absolute Specifications –7
Parameter
Symbol
–7
Unit Note
PC133– 222
Min.
Max.
Clock and Clock Enable
Clock Frequency
tCK
tAC
7
7.5
—
—
ns
ns
CL3 1)2)3)
CL2 1)2)3)
CL31)2)3)
CL21)2)3)4)5)
1)2)3)
Access Time from Clock
—
—
5.4
5.4
ns
ns
Clock High Pulse Width
Clock Low Pulse Width
tCH
tCL
tT
2.5
2.5
0.3
—
ns
ns
ns
1)2)3)
1)2)3)
—
Transition Time of Clock (Rise and Fall)
Setup and Hold Times
Input Setup Time
1.2
1)2)3)6)
1)2)3)6)
1)2)3)6)
1)2)3)6)
1)2)3)
tIS
1.5
0.8
1.5
0.8
2
—
—
—
—
—
7
ns
ns
ns
ns
tCK
ns
Input Hold Time
tIH
CKE Setup Time
tCKS
tCKH
tRSC
tSB
CKE Hold Time
Mode Register Set-up to Active delay
Power Down Mode Entry Time
Common Parameters
1)2)3)
0
1)2)3)7)
1)2)3)7)
1)2)3)7)
1)2)3)7)
1)2)3)
Row to Column Delay Time
Row Precharge Time
tRCD
tRP
tRAS
tRC
15
15
37
60
63
14
1
—
ns
ns
ns
ns
ns
ns
tCK
—
Row Active Time
100k
—
Row Cycle Time
Row Cycle Time during Auto Refresh
Activate(a) to Activate(b) Command period
CAS(a) to CAS(b) Command period
Refresh Cycle
tRFC
tRRD
tCCD
—
1)2)3)7)
1)2)3)
—
—
1)2)3)
Refresh Period (4096 cycles)
Self Refresh Exit Time
tREF
tSREX
tOH
–
1
3
64
—
—
ms
tCK
ns
1)2)3)
1)2)3)5)
Data Out Hold Time
Read Cycle
1)2)3)
1)2)3)
1)2)3)
Data Out to Low Impedance Time
Data Out to High Impedance Time
DQM Data Out Disable Latency
tLZ
0
—
7
ns
ns
tCK
tHZ
3
tDQZ
—
2
Rev. 1.32, 2007-10
15
10122006-I6LJ-WV3H