欢迎访问ic37.com |
会员登录 免费注册
发布采购

HYB18T256400BF-3.7 参数 Datasheet PDF下载

HYB18T256400BF-3.7图片预览
型号: HYB18T256400BF-3.7
PDF下载: 下载PDF文件 查看货源
内容描述: 256兆位双数据速率 - 双SDRAM的 [256-Mbit Double-Data-Rate-Two SDRAM]
分类和应用: 存储内存集成电路动态存储器双倍数据速率时钟
文件页数/大小: 71 页 / 4102 K
品牌: QIMONDA [ QIMONDA AG ]
 浏览型号HYB18T256400BF-3.7的Datasheet PDF文件第42页浏览型号HYB18T256400BF-3.7的Datasheet PDF文件第43页浏览型号HYB18T256400BF-3.7的Datasheet PDF文件第44页浏览型号HYB18T256400BF-3.7的Datasheet PDF文件第45页浏览型号HYB18T256400BF-3.7的Datasheet PDF文件第47页浏览型号HYB18T256400BF-3.7的Datasheet PDF文件第48页浏览型号HYB18T256400BF-3.7的Datasheet PDF文件第49页浏览型号HYB18T256400BF-3.7的Datasheet PDF文件第50页  
Internet Data Sheet  
HY[B/I]18T256[40/80/16]0B[C/F](L)  
256-Mbit Double-Data-Rate-Two SDRAM  
7.2  
Component AC Timing Parameters  
List of Timing Parameters Tables.  
TABLE 52  
DRAM Component Timing Parameter by Speed Grade - DDR2–800  
Parameter  
Symbol  
DDR2–800  
Unit  
Notes1)2)3)4)5)6)  
7)  
Min.  
Max.  
8)  
DQ output access time from CK / CK  
CAS to CAS command delay  
Average clock high pulse width  
Average clock period  
tAC  
–400  
2
+400  
ps  
tCCD  
nCK  
tCK.AVG  
ps  
9)10)  
9)10)  
11)  
tCH.AVG  
tCK.AVG  
0.48  
2500  
3
0.52  
8000  
CKE minimum pulse width ( high and low pulse tCKE  
nCK  
width)  
9)10)  
Average clock low pulse width  
tCL.AVG  
0.48  
0.52  
tCK.AVG  
nCK  
ns  
12)13)  
Auto-Precharge write recovery + precharge time tDAL  
WR + tnRP  
Minimum time clocks remain ON after CKE  
asynchronously drops LOW  
tDELAY  
tIS + tCK .AVG  
tIH  
+
––  
18)19)14)  
8)  
DQ and DM input hold time  
tDH.BASE  
tDIPW  
tDQSCK  
tDQSH  
125  
––  
ps  
DQ and DM input pulse width for each input  
DQS output access time from CK / CK  
DQS input high pulse width  
0.35  
–350  
0.35  
0.35  
tCK.AVG  
ps  
+350  
tCK.AVG  
tCK.AVG  
ps  
DQS input low pulse width  
tDQSL  
15)  
16)  
DQS-DQ skew for DQS & associated DQ signals tDQSQ  
200  
+ 0.25  
DQS latching rising transition to associated clock tDQSS  
– 0.25  
tCK.AVG  
edges  
17)18)19)  
16)  
DQ and DM input setup time  
DQS falling edge hold time from CK  
DQS falling edge to CK setup time  
CK half pulse width  
tDS.BASE  
50  
––  
__  
ps  
tDSH  
tDSS  
tHP  
0.2  
0.2  
tCK.AVG  
tCK.AVG  
ps  
16)  
20)  
Min(tCH.ABS  
,
tCL.ABS  
)
8)21)  
Data-out high-impedance time from CK / CK  
Address and control input hold time  
tHZ  
tAC.MAX  
ps  
22)24)  
tIH.BASE  
250  
0.6  
ps  
Control & address input pulse width for each input tIPW  
tCK.AVG  
ps  
23)24)  
8)21)  
8)21)  
34)  
Address and control input setup time  
DQ low impedance time from CK/CK  
DQS/DQS low-impedance time from CK / CK  
MRS command to ODT update delay  
Mode register set command cycle time  
OCD drive mode output delay  
tIS.BASE  
175  
tLZ.DQ  
tLZ.DQS  
tMOD  
tMRD  
tOIT  
2 x tAC.MIN  
tAC.MAX  
tAC.MAX  
12  
ps  
tAC.MIN  
ps  
0
2
0
ns  
nCK  
ns  
34)  
25)  
26)  
12  
DQ/DQS output hold time from DQS  
DQ hold skew factor  
tQH  
t
HP tQHS  
ps  
tQHS  
300  
ps  
Rev. 1.11, 2007-07  
46  
11172006-LBIU-F1TN  
 复制成功!