February, 2007
PLX Technology, Inc.
16.2.2 PLX-Specific Memory-Mapped Configuration Mechanism . . . . . . . . . . . . . . . . 393
16.2.3 PLX-Specific I/O-Mapped Configuration Mechanism . . . . . . . . . . . . . . . . . . . . 394
16.2.4 PLX-Specific Cursor Mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394
16.3 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394
16.4 Configuration Header Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395
16.5 Power Management Capability Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 404
16.6 Message Signaled Interrupt Capability Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 406
16.7 PCI Express Capability Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 407
16.8 NT Port Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414
16.8.1 NT Port Link Interface Interrupt Request (IRQ) Doorbell Registers . . . . . . . . . 414
16.8.2 NT Port Scratchpad (Mailbox) Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 415
16.8.3 NT Port Link Interface BAR Setup Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 417
16.8.4 NT Port Cursor Mechanism Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . 420
16.9 Device Serial Number Extended Capability Registers . . . . . . . . . . . . . . . . . . . . . . . 421
16.10 Power Budgeting Extended Capability Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 421
16.11 Virtual Channel Extended Capability Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 422
16.12 PLX-Specific Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423
16.12.1 Error Checking and Debug Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424
16.12.2 NT Port Link Interface Physical Layer Registers . . . . . . . . . . . . . . . . . . . . . . . 427
16.12.3 NT Port Link Interface Ingress Control Register . . . . . . . . . . . . . . . . . . . . . . . 429
16.13 PEX 8532 Non-Transparent Bridging-Specific Registers . . . . . . . . . . . . . . . . . . . . 432
16.13.1 NT Port Link Interface Memory Address Translation
and Limit BAR Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433
16.13.2 NT Port Link Interface Receive Lookup Table Entry Registers . . . . . . . . . . . . 436
16.14 Advanced Error Reporting Capability Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 438
Chapter 17 Test and Debug . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 439
17.1 Physical Layer Loop-Back Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 439
17.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 439
17.1.1.1 Loop-Back Test Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440
17.1.2 Internal Loop-Back . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440
17.1.3 Analog Loop-Back Master . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441
17.1.4 Digital Loop-Back Master . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 443
17.1.5 Analog Loop-Back Slave . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 445
17.1.6 Digital Loop-Back Slave . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446
17.1.7 Using the Diagnostic Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 447
17.2 Pseudo-Random and Bit-Pattern Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448
17.3 JTAG Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
17.3.1 IEEE 1149.1 and 1149.6 Test Access Port . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
17.3.2 JTAG Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 450
17.3.3 JTAG Boundary Scan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 452
17.3.4 JTAG Reset Input Signal JTAG_TRST# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 452
17.4 Lane Good Status LEDs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453
Chapter 18 Electrical Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
18.2 Power-Up/Power-Down Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
18.3 Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
18.4 Power Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
18.5 Power Consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457
18.6 I/O Interface Signal Groupings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 458
ExpressLane PEX 8532AA/BA/BB/BC 8-Port/32-Lane Versatile PCI Express Switch Data Book
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