输出电容和 VOUT 纹波
推荐布局
表 1 建议用 0805 电容；但如果空间不够，也可使用 0603 电
容。由于电压影响，0603 电容的内部电路电容值较低，这会
影响瞬态响应和输出纹波。
下面的布局范例说明推荐元件的布置以及表层铜（绿色）布
线。该范例中使用的电感为 TDK VLC5020T-R47N。
为了最大限度地减少 VIN 和 SW 尖峰从而降低 IC 电源开关的
电压应力，最大限度地减小 VIN 旁路电容的环路长度至关重
要。
提高 COUT 不影响环路稳定性，且能够降低输出电压纹波或改
善瞬态响应。输出电压纹波 ∆VOUT 为：
1
通过 CIN和 COUT 的开关电流路径应直接返回到印刷电路板
(PCB) 顶层 IC 的 GND 焊点。VOUT 和 GND 至系统电源和
接地平面的连接可以通过在离 COUT 电容尽可能近的地方设置
多个过孔来实现。调节器应该尽可能靠近其负载放置，从而
最大限度地减小走线电感和电容。
VOUT I
ESR
(8)
8COUT fSW
其中，COUT 为有效输出电容。电容 COUT 在输出电压较高时减
小，导致 ∆VOUT. 较高。如果 COUT 使用较大值，调节器可能
无法在负载条件下启动。如果使用的电感值大于 1.0 H，则
至少应使用 30 F 的 COUT，以确保瞬态响应性能。
最低 ∆VOUT 出现在 IC 处于 PWM 模式时，因此在 2.4 MHz 下
运行。在 PFM 模式下，fSW 减小，导致 ∆VOUT 增大。
ESL 影响
应该减小输出电容网络的等效串联电感 (ESL)，从而最大限度
地减小因标度比 COUT ESL 和输出电感 (LOUT) 而在输出纹波中
产生的方形波成分。因 ESL 产生的方波成分可由下式估算出：
ESLCOUT
(9)
VOUT(SQ) VIN
L1
最大限度地减小此纹波的好方法是使用多个输出电容，以达到
预期的 COUT 值。例如，若要获得 COUT=20 F，一个 22 F
的 0805 所产生的方形波纹波可达到两个 10 F 的 0805 的两
倍。
图 28. 推荐布局
若要最大限度地减小 ESL，请尝试使用具有最小长宽比的电
容。0805 的 ESL 比 1206 低。如果要求输出纹波必须很低，
则不妨寻找下哪些厂家的 0508 或 0612 电容 ESL 超低。将其
他小电容值的电容置于负载附近也可以减少高频率纹波元件。
采用一个低阻抗路径，将 VOUT 引脚和 R1 直接连至 COUT
（如图 28. 推荐布局中红色部分所示）。推荐使用 >0.4 mm
的宽走线宽度。除非用内部 GND 平面隔开，应避免将该走线
布置在 SW 正下方。
输入电容
如果不需要 MODE 功能，则通过 MODE 引脚扩展接地平
面，从而降低 VIN 旁路的环路电感。
10F 陶瓷输入电容应尽可能靠近 VIN 引脚和 PGND 放置，
将寄生电感降到最低。如果用来给 IC 供电的线路较长，则应
在 CIN 和电源引脚之间添加一个 "bulk" 电容（电解电容或钽电
容），从而降低电感和电容引脚和 CIN 之间的振荡。
热考虑因素
通过 PCB 铜片上的焊球去除 IC 的热量。结至环境热阻 (JA)
很大程度上是 PCB 布局（大小、铜片重量和走线宽度）的一
种功能，而且温度起因于结至环境 (T)。
由于直流偏压效应，有效 CIN 电容值会随着 VIN 的增大而减
小。这对调节器性能没有明显影响。
为了降低 VIN 和 SW 的振荡和过冲，推荐使用一个额外的旁
路电容 CIN1。因为这个值较小的电容的谐振频率比 CIN 高，因
此 CIN1 应该比 CIN 更靠近 IC 的 VIN 和 GND 引脚。
在不流动空气中贴装在其四层评测板（2 盎司的外层铜片和 1
盎司的内层）时，JA 为 38°C/W。将铜片厚度减半会使得 JA
增大到 48°C/W。
为实现长期可靠运行，IC 的结温 (TJ) 应保持在 125°C 以下。
芯片最大功 耗为 2.88 W。图 29 了显示在静止 空气中
(38°C/W) 贴装在飞兆评测板上的 FAN53541 所需的功率消耗
和额定功率降低。
© 2013 飞兆半导体公司
FAN53541 • 1.0.2
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