LP2996
ブロ ク図
ッ
説明
LP2996
は， JEDEC标准の
SSTL-2
仕様に適合する
DDR-
SDRAM
バス・ ミ
ター ネーシ ンのリ
ョ
ニア・
レギュ タです。
V
TT
レー
出力には
V
DDQ
/2
に等しいレギュ ト電圧が得られ、電流はシ
レー
ンク �½ースの両方に対応しています。 出力段は優れた負荷レ
と
ギュ
レーシ ン
ョ を維持する う
よ に設計されてお
り、貫通電流の発生
が防止されています。また， LP2996は
2
種類の異なる電源レー
ル
(
電圧
)
での動�½�に対応してお 、パワー出力段と
り
アナロ
グ回
路を分離で ます。 電源を分割する
き
と、内部消費電力の�½�減を
図れます。
LP2996
は、
また
次世代の
DDR -SDRAM
メモリ（ DDR
II)
に対応したター ネーシ ン �½ ューシ ン
ミ
ョ ・ リ
ョ を構成可�½です。
ま
た， SSTL- 3や
HSTL
と
いった、
异なるロジクI / F用のターネー
ッ
ミ
シ ン電圧も生成でき
ョ
ます。
シ ーズ・ス ブ・ター ネーテ ド・ロジ ク
（ SSTL ）
は、メモリバ
リ
タ
ミ
ッ
ッ
スのデータ転送時の信号品質を改善するために開発されま
した。
このター ネーシ ン方式は、
ミ
ョ
高い周波数で
DDR -SDRAM
のデー
タ転送を行う際に、信号反射によ
るデータ
・エラーを防ぐためには
不可欠と言えます。 最も一般的なター ネーシ ン回路�½�式は、
ミ
ョ
さ
チ プセ ト メモリの間に
1
つの直列抵抗
R
S
を設け、 らにター
ッ ッと
レル・
ミ
ネーシ ン抵抗
R
T
を
1
つ用いる，类
II
シグナル・パラ
ョ
タ ミ
ー ネーシ ンです。 回路の例を
图1
に示します。
ョ
图1. SSTL-终止计划
www.national.com/JPN/
8
NSC [ NATIONAL SEMICONDUCTOR ]
