2 0引脚说明
（续）
PQFP
针无
PLCC
针无
AVJG
针无
针
名字
I O
描述
总线接口引脚
（续）
4–8
10–12
14 15 17
18 22 23
25 26
12–23
28–31
2–4 6
7 9–15
20–23
AD0–
AD15
I O ž
地址数据复用总线
注册与访问DMA不活跃CS为低电平和ACK的返回
DP83902A引脚AD0 - AD7是用来读取和写入寄存器数据AD8-
在IO传输SRD SWR管脚AD15浮子用于选择
转移方向
总线主机返回前页断言
在记忆周期AD0 T1 - AD15包含地址
在T2 T3 T4 AD0〜 AD15包含数据（字传输模式）
在T2 T3 T4 AD0 - AD7包含数据AD8 - AD15包含地址（字节
传输模式）
转移的方向指示的DP83902A水利部MRD线
地址选0
输入上脱落DMA无效， CS为低电平锁存器RA0 - RA3投入
边缘如果出现在RA0 - RA3高数据流将通过锁存器
当输出总线主锁存地址位（ AD0 - AD15 ）外部
在DMA传输的内存
芯片选择
片选控制器放置在从属模式
mP
访问
内部寄存器必须通过总线周期RA0数据部分无效 - RA3
用于选择的内部寄存器SWR和SRD的选择方向
数据传输
MASTER写选通
（选通DMA传输）
在写周期低电平有效（ T2 T3 TW ），以缓冲存储器上升沿
用有效的输出数据TRI- STATE的存在，直到返回重合
断言
MASTER读选通
（选通DMA传输）
在读周期（ T2 T3 TW）积极为缓冲存储器输入数据必须是
瑞星MRD TRI -STATE的边缘，直到返回断言有效
SLAVE写选通
从CPU选通写内部寄存器
通过RA0- RA3数据选择被锁存到上兴起的DP83902A
该输入的边缘
SLAVE读选通
从CPU频闪读取内部寄存器
通过选择RA0 - RA3的寄存器的数据输出时， SRD变低
应答
当DP83902A授权访问CPU使用的有源低
插入等待状态，直到CPU DP83902A是一个寄存器同步
读或写操作
总线时钟
此时钟用来建立DMA存储器的周期
周期四个时钟周期（ T1 T2 T3 T4）每个DMA循环DMA使用
传输可以通过1 BSCK增量使用READY输入扩展
读确认
表示系统DMA或主机的CPU有
读取由DP83902A的DP83902A放置在外部锁存器中的数据
将开始一个读周期来更新闩
端口写
频闪用于从DP83902A到外部锁存数据
锁存器的传输过程中的远程读取到主机内存传输上涨
PWR边缘与有效数据的本地总线上存在重合
准备
该引脚在一个DMA设置高插入等待状态的转移
DP83902A将在T3中的DMA传输采样此信号
PORT请求地址选1
32位模式LAS如果在数据配置寄存器设置这条线是
编程为ADS1它被用来选通地址A16 - A31进
外部锁存器（ A16- A31是存储在RSAR0的固定地址
直到接收到返回RSAR1 ） ADS1将保持在三态
16位模式LAS如果没有在数据配置寄存器设置这
行编程为PRQ ，用于远程DMA传送
DP83902A发起一个远程DMA读或写操作
触发该引脚在这种模式下PRQ将是一个标准的逻辑输出
记
这条线将启动为三态，直到数据配置寄存器进行编程
27
32
25
ADS0
I O ž
28
33
26
CS
I
29
34
27
水利部
O Z为
30
35
28
MRD
O Z为
31
36
29
SWR
I
32
33
37
38
30
31
SRD
确认
I
O
36
40
34
BSCK
I
37
41
35
RACK
I
39
42
36
PWR
O
41
42
43
44
37
39
准备
PRQ
ADS1
I
O Z为
5
NSC [ NATIONAL SEMICONDUCTOR ]
