4.0时钟结构
用于时钟输出的125MB / s的串行比特流
100BASE- TX和100BASE-FX应用程序。 125
MHz的时钟也被送到一个计数器在那里被分割
信息产业部。此外，一组相位相关的250 MHz的时钟显
的NAL被路由到时钟恢复模块（ CRM ）
的DP83843还采用了时钟恢复电路，它作为一个参考频率，以确保正确的操作
（ CRM）中提取的125和灰125 MHz的时钟。
在100BASE- TX和对于10 Mb / s的操作Mb / s的数据流中接收本中，外部25 MHz基准是
100BASE-FX应用程序（图17）。
路由到100MHz的电压控制振荡器。高
在10 Mb / s的接收时钟的要求由振荡器频率输出的处理方式是通过网络划分ve和
PLL被调谐到提取的时钟从任10BASE-T供应到时钟出了10BASE-T或AUI串行比特流
或AUI接收曼彻斯特编码的数据流为10 Mb / s的应用。在100 MHz时钟也排到
到一个计数器，其中它由或8或2分频后
（图17） 。
达斯2.5兆赫或10兆赫TX_CLK信号为反式
4.1时钟产生模块（ CGM ）
麻省理工学院MII 。此外，一组相位相关的100 MHz的时钟
100 Mb / s的操作，外部25 MHz参考的信号连接到时钟恢复模块（ CRM ）
路由至250 MHz的电压控制振荡器。它作为一个参考频率高，以确保正确操作
从振荡器输出频率是由两个与灰分。
该DP83843采用了先进的时钟发生器
化模块（ CGM ）的设计，它允许全面运作支持
移植用一个25 MHz的所有模式（ ± 50 PPM ） CMOS
电平的参考时钟。如示于图17中，单
25 MHz参考供应的100MB / s和10 Mb / s的
模式时钟要求。
100M的时钟频率
参考时钟与CRM
除以5
VCO
（ 250兆赫）
25 MHZ
信息产业部TX_CLK
125 MHz的串行
发送时钟
DIVIDE
2
25 MHZ
输入
10M的时钟频率
VCO
（100 MHz）的
DIVIDE
5
DIVIDE
8
或2
20 MHz的10BASE-T
发送时钟
2.5兆赫或10兆赫
信息产业部TX_CLK
参考时钟与CRM
图17.时钟产生模块框图
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