CMOS
以8 kHz ，产生T1（ 1.544 MHz）的时钟。为
DPLL ＃ 2，部门设置为8 256
提供CEPT / ST- BUS时钟在2.048兆赫
同步于输入信号的下降沿（8
千赫） 。主时钟源为特定网络版是
12.352兆赫DPLL ＃1和16.384兆赫DPLL
＃2在操作的整个温度范围内。
输入MS0至MS3都用来选择
该MT8941的操作模式，见表1〜 4 。
所有的输出被控制到高阻抗
条件由各自的使能控制。该
未提交的与非门是可在使用
包括Mitel的MT8976应用/ MH89760 （ T1
接口）
和
MT8979/MH89790
（ CEPT
接口）。
M
S
0
X
M
S
1
0
的模式
手术
MT8941
功能
提供T1（ 1.544 MHz）的时钟
同步的下降沿
输入帧脉冲（ F0i ） 。
DPLL ＃1除以CVB输入
193.分割输出是
连接到数字锁相环＃ 2 。
DPLL ＃1除以CVB输入
256.分割输出是
连接到数字锁相环＃ 2 。
正常
0
1
DIVIDE-1
1
注意：
1
DIVIDE-2
X：表示不关心
表1. DPLL ＃ 1主模式
M M
S S
0 1
0
0
的模式
手术
功能
提供CEPT / ST- BUS时间
信号锁定到的下降沿
8 kHz的输入信号C8Kb 。
操作模式
正常
该MT8941的操作被划分为
主要模式和次要模式。主要模式
由模式选择引脚德音响定义为两个的DPLL
MSO和MSI 。次要模式由选定的
销MS2和MS3和只适用于全数字锁相环
＃2 。有个不小的模式DPLL ＃ 1 。
的DPLL ＃ 1主要模式
DPLL ＃ 1可以在三种主要模式的操作
由MSO和MSI （表1 ）中选择。当MS1是
低，它在正常模式下，它提供了一个T1
（ 1.544兆赫）的时钟信号锁定到下降沿
的输入帧脉冲F0i （8千赫） 。 DPLL ＃ 1
需要12.352兆赫（ C12i ）主时钟输入。
在第二个和第三个主要模式（ MS1为HIGH ） ，
DPLL ＃ 1被设定为DIVIDE外部1.544兆赫或
适用于CVB （引脚21 ） 2.048 MHz信号。该
师可以通过MS 0被设置为任一193 （低）或
256 （高） 。在这些模式下，在8 kHz输出
C8Kb在内部连接到DPLL ＃ 2，其
工作在单时钟模式。
的DPLL ＃ 2大模式
有四种主要模式DPLL ＃ 2选择
由MSO和MSI ，如表2所示。在所有这些
模式DPLL ＃ 2提供了CEPT PCM30时机，
和ST-总线时钟和帧信号。
在NORMAL模式下， DPLL ＃ 2提供了CEPT / ST-
总线兼容的定时信号锁定到下落
8 kHz的输入信号（ C8Kb ）的边缘。这些
信号是4.096兆赫（ -C 40和C4b的）和2.048
兆赫（ C 20和C 20 ）的时钟，以及8千赫的帧
脉冲（ F0B ）从16.384 MHz主而得
时钟。该模式可以是相同的FREE-
RUN模式如果C8Kb引脚连接到V
DD
或V
SS
.
1
0
提供CEPT / ST- BUS的时间和
FREE- RUN ，无需外部帧信号
投入，除了主时钟。
单身
CLOCK-1
提供CEPT / ST- BUS时间
信号锁定到的下降沿
提供的8 kHz的内部信号
DPLL ＃ 1 。
提供CEPT / ST- BUS时间
信号锁定到的下降沿
提供的8 kHz的内部信号
DPLL ＃ 1 。
0
1
1
1
单身
CLOCK-2
表2. DPLL ＃ 2主要模式
M
S
2
1
M
S
3
功能说明
提供CEPT / ST -BUS 4.096 MHz和2.048
1兆赫的时钟，并根据8kHz的帧脉冲
主要模式中选择。
提供CEPT / ST -BUS 4.096兆赫& 2.048兆赫
根据主要模式时钟选择
1而F0B充当一个输入。然而，输入上
F0B对的DPLL ＃2的操作没有影响
除非是在自由运行模式。
覆盖的主要模式中选择和接受
正确的相位相关的外部4.096 MHz时钟
0
和8 kHz的帧脉冲，以提供ST-总线
在2.048 MHz的时钟兼容。
覆盖了主要的模式选择和接受
4.096 MHz的外部时钟来提供ST-总线
0
时钟和帧脉冲在2.048 MHz和8千赫，
分别。
0
0
1
表3. DPLL ＃ 2次要模式
在自由运行模式， DPLL ＃ 2生成待机动
单独CEPT和ST -BUS定时和帧信号
与在没有外部输入，除了主时钟设定
16.384兆赫。该DPLL不做任何修正本
CON组fi guration ，并提供定时信号，而不
任何抖动。
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