MT8941
CMOS
功能说明
C8Kb （ DPLL ＃ 2 ）
或F0i （ DPLL ＃ 1 ）
采样边缘
该MT8941是双数字锁相环
提供定时和同步信号，以
T1和CEPT接口电路（ 30 + 2 ）
主多路复用数字传输链路。如
中的功能框图中所示（参见图1） ，
该MT8941有两个数字锁相环
（的DPLL ） ，相关联的输出控制和模式
选择逻辑电路。两人的DPLL ，虽然
在原理类似，独立运营提供
T1（ 1.544兆赫）和CEPT （ 2.048 MHz）的传输
时钟和ST- BUS定时信号。
在两种操作的DPLL背后的原理是
在图3所示的主时钟分频为
8千赫，在那里与8千赫的输入进行比较，并
根据相位比较器的输出，
主时钟频率进行校正。
主时钟
（ 12.352兆赫/
16.384兆赫）
INTERNA
l
8千赫
更正
CS
F0b
（ DPLL ＃ 2 ）
加速
地区
更正
减速
地区
t
CS
无修正
t
CSF
DPLL ＃ 1
:
t
CS
= 4
×
T
P12
±
0.5
×
T
P12
DPLL ＃ 2 ：吨
CS
= 512
×
T
P16
±
0.5
×
T
P16
t
CSF
= 766
×
T
P16
在那里，T
P12
是12.352 MHz的主时钟振荡器周期
对于DPLL ＃ 1和T
P16
是16.384 MHz的主时钟周期
对于DPLL ＃ 2 。
图4 - 相比较
参考信号将与下降沿对齐
的CS如果基准信号比快
内部8 kHz的信号。
输入至输出的相位关系
频率
更正
÷
8
产量
（ 1.544兆赫/
2.048兆赫）
输入
（ 8千赫）
相
对照
÷
193 /
÷
256
图3 - 数字锁相环的原理
的MT8941实现了频率校正的
两个方向上通过使用三种方法高速化，
慢下来，没有校正。
如图4所示， 8千赫的下降沿
输入信号（ C8Kb的DPLL ＃2或F0i的DPLL ＃ 1 ）
用于采样的内部产生8千赫
钟，并在每校正信号（CS）的一次
帧（ 125微秒） 。如果采样CS为“1” ，则
DPLL使得加速或减速校正
取决于内部8的采样值
kHz的信号。取样“0”或“1”使
频率校正电路分别拉伸或
半个周期缩了主时钟， 1
瞬间在框架中。如果采样CS为“0” ，然后
在DPLL使得主时钟不改正
输入。注意，由于该内部8kHz的信号和
CS信号是从主时钟产生的，一
修正会导致两个时钟伸展或收缩
按相等于半个周期同步
主时钟。
一旦同步，的下降沿
参考信号（ C8Kb或F0i ）将与对齐
无论是在落下或CS的上升沿。这是对齐
在CS的上升沿时，所述参考信号
比内部8 kHz的信号慢。在另一
一方面，在下降沿
3-46
无修正窗口大小为324纳秒的DPLL ＃ 1
和32微秒的DPLL ＃ 2 。这是可能的，相对
基准信号的相位以摆动所述无糖内
纠正窗口取决于它的抖动和
主时钟的相对漂移。其结果是，在
所述输入信号和之间的相位关系
输出时钟（和帧脉冲的情况下DPLL ＃ 2 ）
可能会发生变化最多的窗口大小。这
情况示于图4中的最大
对于DPLL ＃ 1相位变化是324纳秒和DPLL
＃ 2是32μs 。然而，该相位差可以是
敏迪的T1 / CEPT的输入抖动缓冲吸收
设备。
无纠正窗口充当滤波器为低
频率抖动和漂移，因为DPLL不
追踪里面的参考信号。的大小
无纠正窗口小于或等于大小
在T1和CEPT设备的输入抖动缓冲
到保证，没有滑移将发生在所接收到的
T1 / CEPT框架。
该电路将保持同步，只要
输入频率的锁相范围之内
的DPLL （参考节中的“抖动性能
和锁定范围“作进一步详细说明） 。锁相
范围很宽，足以满足CCITT的线速度
规格（ 1.544 MHz的± 32 ppm的2.048兆赫
± 50 PPM ）的高容量地面数字
服务。
相位采样是在一个帧执行一次（8 kHz）的
每个DPLL 。该部门被定为8 193
DPLL ＃ 1，它锁定到输入的下降沿
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