MT8910-1
初步信息
TSTIN
AVSS
NC
LOUT +
NC
LOUT-
LIN +
LIN-
VREF
VBIAS
NC
28引脚CERDIP
图2 - 引脚连接
引脚说明
针＃
名字
DIP PLCC
1
2
3
4
1
3
5
6
L
OUT-
L
OUT +
AV
SS
TSTIN
LINE OUT负。
一对差分模拟输出为80千波特的/一个S 2B1Q
信号，偏置V
BIAS
.
线路输出加。
其中一对为80千波特/秒2B1Q信号差分模拟输出，
偏置V
BIAS
.
模拟地。
绑到V
SS
.
I / O结构测试输入。
当TSTen高， TSTin用作对所有输出的源极
驱动程序。请参阅“ I / O结构Test"的功能说明更多细节。绑到V
SS
以进行正常操作。
描述
5
6
7
8
8
12
13
14
CDSTi
控制/数据ST -BUS输入。
2048千比特/输入s串行PCM /数据D-和
C-通道双模式。未使用的单模和应连接到V
SS
.
DSTI
V
SS
DSTO
数据ST -BUS输入。
2048 kbit / s的串行PCM /数据输入为D型， C型， B1-和B2-
渠道单一模式。在双通道模式下，只有B通道输入。
地面上。
数据ST -BUS输出。
2048 kbit / s的串行PCM /输出数据为D型， C型， B1-和B2-
渠道单一模式。在双通道模式下，只有B通道输出。该输出
在未使用的信道次置于高阻抗状态。
9
15
CDSTo
控制/数据ST -BUS输出。
2048 kbit / s的串行PCM /输出数据为D-和
C-通道双模式。它被放置在单模式下的高阻抗，而在
未使用的信道次双模式。
F0od
延迟的帧脉冲输出。
244纳秒宽的负向脉冲指示结束
器件的有源ST-总线信道时间以允许菊花链的其他ST-总线
设备。活跃在单端口模式的双端口模式通道0和通道3后。
10
16
11
18
TSTOUT
I / O结构测试输出。
当TSTen高， TSTout提供的输出
XOR链是从所有数字输入源。请参阅“ I / O结构Test"在
功能说明更多细节。悬空的正常运行。
MS0
MS1
模式选择0 。
CMOS输入。参照表1 。
模式选择1 。
CMOS输入。参照表1 。
12
13
9-4
19
20
TSTOUT
MS0
MS1
NT / LT
TSTEN
SFB
NC
C4b
NC
F0b
NC
44引脚PLCC
LOUT-
LOUT +
AVSS
TSTIN
CDSTi
DSTI
VSS
DSTO
CDSTo
F0od
TSTOUT
MS0
MS1
NT / LT
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
LIN +
LIN-
VREF
VBIAS
AVDD
IC
VDD
MRST
OSC1
OSC2
F0b
C4b
SFB
TSTEN
NC
CDSTi
NC
NC
NC
DSTI
VSS
DSTO
CDSTo
F0od
NC
6 5 4 3 2 1 44 43 42 41 40
7
39
8
38
9
37
10
36
11
35
12
34
13
33
14
32
15
31
16
30
29
17
18 19 20 21 22 23 24 25 26 27 28
NC
AVDD
NC
NC
NC
IC
VDD
MRST
OSC1
OSC2
NC
MITEL [ MITEL NETWORKS CORPORATION ]
