MT88E39
模式0
C1
R1
IN +
IN-
C2
R4
R5
GS
R3
R2
超前信息
这种模式被选择时， MODE引脚为低电平。它
是MT88E41兼容模式，其中所述频移键控
数据流被输出为解调。自从
MODE引脚是IC1的MT88E41并连接到
VSS时， MT88E39将放置时工作模式0
在MT88E41插座。
在这种模式下， MT88E39接收FSK信号，
对其进行解调，并且将数据直接输出到
DATA引脚（见图11） 。对于每个接收到的停止
并启动位序列中， MT88E39输出一个固定
8个脉冲，在DCLK引脚的时钟频率字符串。
在标称中心每个DCLK的上升沿发生
的一个数据位。 DCLK不为停止生成和
启动位。因此，将DCLK时钟才有效
数据到外围设备诸如串行到
平行移位寄存器或微控制器。该
MT88E39还输出字脉冲的端（数据
就绪）上的DR引脚，用于指示接收
每10位字（计数开始位和停止位）
从网络连接CE的端发送。 DR可用于中断
一个微控制器或导致串行到并行
转换成并行加载的数据转换成一个
微控制器。在模式0 DATA引脚也可以
连接到个人计算机的串行
从转换到CMOS后，通信端口
的RS-232电压电平。
模式1
这种模式被选择时， MODE引脚为高电平。在
此模式下，微控制器用品读脉冲
在DCLK引脚（也就是现在的输入），以转移
8位数据字从MT88E39的，到数据
引脚。该MT88E39断言DR来表示字
边界，并指示给微处理器，一个
新字已经成为可用的（参见图12） 。
内部的MT88E39 ，将解调数据的比特
进行采样和存储。起始位和停止位
剥离。之后的第8位，数据字节是并行
装入一个8位的移位寄存器和DR变低。
移位寄存器的内容被移出到
所提供的DCLK在上升沿DATA引脚
他们接到订单。
如果DCLK开始，而DR低， DR将返回到高
在第一DCLK 。此功能允许
相关联的中断向由第一读清零
脉搏。否则， DR是低了一半标称位时间
（ 1/2400秒）。之后的最后一位被读出，
另外DCLKs被忽略。
请注意，在这两种模式， 3针接口也可
通过语音或其它话音频带产生的输出数据
V
REF
差分输入放大器器
MT88E39
C1 = C2
R1 = R4
R 3 = （R 2 X R 5） / （R 2 + R 5）
对于单位增益， R5 = R1
输入阻抗
电压增益
(A
V
差异） = R5 / R1
(Z
IN
差异） = 2 R1
2
+ (1/ωC)
2
图3 - 差分输入CON组fi guration
IN +
C
R
IN
IN-
R
F
GS
电压增益
(A
V
) = R
F
/ R
IN
V
REF
MT88E39
图4 - 单端输入
CON组fi guration
3线FSK数据接口
该MT88E39提供了强大的双模式3线
界面，以使8位的数据字
解调FSK的比特流可以被提取
而不需要任何外部UART或为
单片机在执行UART功能
软件。该接口具体来说设计
在1200波特速率和由所述数据的，
DCLK （数据时钟）和DR （数据就绪）引脚。两
模式（ 0和1 ），通过控制是可选择
设备的MODE引脚。在模式0的FSK比特流
输出解调。在模式1的FSK数据字节
是存放在1个字节的缓冲区。请注意，在模式0 DR
和CD都开漏输出;在模式1下，他们是
CMOS输出。 DCLK是模式0的输出，一个
输入模式1 。
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