MT88E39
超前信息
IN +
IN-
GS
VREF
帽
OSC1
OSC2
VSS
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
16引脚SOIC
VDD
IC **
模式*
PWDN
CD
DR
数据
DCLK
*为IC1的MT88E41
**当时IC2的MT88E41
图2 - 引脚连接
引脚说明
针＃
1
2
3
4
5
6
7
8
9
名字
IN +
IN-
GS
V
REF
帽
非反相运算放大器（输入） 。
反相运算放大器（输入） 。
增益选择（输出） 。
可以访问到运算放大器的输出为反馈电阻器的连接。
参考电压（输出） 。
名义上V
DD
/2
。这是用来偏置运算放大器的输入端。
电容。
连接一个0.1μF的电容到V
SS
.
描述
OSC1
振荡器（输入） 。
水晶连接。该引脚可直接驱动来自外部
时钟源。
OSC2
振荡器（输出） 。
水晶连接。当OSC1由外部时钟驱动，该引脚
应由开放。
V
SS
电源接地。
DCLK
3线FSK接口：数据时钟（ CMOS输出/输入施密特） 。
在模式0 （ MT88E41
兼容模式 - 当MODE引脚为逻辑低电平） ，这是一个CMOS输出，表示
标称中点一个FSK数据位。
在模式1 （当MODE引脚为逻辑高电平），这是用于移动施密特触发输入
FSK字节的数据到DATA引脚。
数据
3线FSK接口：数据（ CMOS输出） 。
在模式0 （ MT88E41兼容模式 - 当
MODE引脚为逻辑低电平） FSK的串行比特流输出到数据作为解调。标志
频率对应于逻辑1的空间频率对应于逻辑0 。
在模式1（当MODE引脚为逻辑高电平）时，开始和停止位被除去，并仅
的数据字节被存储在一个1字节的缓冲区。在每一个单词的结尾由DR引脚激活时，
微控制器应通过将8读脉冲在DCLK引脚转移字节出来DATA引脚。
3线FSK接口：数据就绪（开漏/ CMOS输出） 。
低电平有效。在模式0
（ MT88E41兼容模式 - 当MODE引脚为逻辑低电平） ，这是一个开漏输出。在
模式1 （当MODE引脚为逻辑高电平） ，这是一个CMOS输出。
该引脚表示字的结束。通常情况下， DR用于中断微控制器。这是
常高阻抗或高（模式分别为0和1），变为低电平为半个位时间的结束
一个字。但在模式1 ，如果DCLK在DR低，网络第一个崛起的DCLK输入的边缘开始
返回DR高。此功能允许通过DR请求一个中断时被清除
阅读科幻RST数据位。
载波检测（开漏/ CMOS输出） 。
低电平有效。在模式0 （ MT88E41兼容
模式 - 当MODE引脚为逻辑低电平） ，这是一个开漏输出。在模式1时（当
MODE引脚为逻辑高电平） ，这是一个CMOS输出。
逻辑低电平表示的载体是存在一个特定的时间编就行了。一时间
滞后提供允许运营商的瞬间间断。该解调FSK
数据被禁止，直到托盘被检测到。
10
11
DR
12
CD
13
PWDN
掉电（施密特输入） 。
高电平有效。关断的装置包括：输入
运算放大器和振荡器。必须是低的操作。
5-2
MITEL [ MITEL NETWORKS CORPORATION ]
