512MB ， 1GB （ 64位）
200 -PIN DDR SODIMM
概述
该MT16VDDF6464H和MT16VDDF12864H是
高速CMOS ，动态随机访问， 512MB
并组织了一个64位的1GB内存模块组态
口粮。这些模块采用内部配置四核
银行的DRAM器件。
DDR SDRAM内存模块，采用双数据速率架构设计师用手工
tecture以实现高速操作。双
数据速率的体系结构本质上是一个的2n预取
建筑与设计为传输2的界面
每个时钟周期的数据字的I / O引脚。单读
或有效地写访问的DDR SDRAM模块
由一个单一的2n比特宽，一个时钟周期的数据
转移在内部DRAM芯和两个corre-
应的
n位
宽，一个半时钟周期的数据传输
FERS在I / O引脚。
双向数据选通（ DQS ）被发送
外，还有数据，在数据采集应用
接收机。 DQS是发送的间歇频闪
在DDR SDRAM中读取和存储
在写操作控制器。 DQS是边沿对齐用
数据读取和中心对齐与数据
写道。
DDR SDRAM模块从差异经营
时钟（ CK和CK ＃ ） ; CK的路口去HIGH
和CK ＃变低将被称为正
CK的边缘。命令（地址和控制信号）
注册在CK的每个上升沿。输入数据
被登记在DQS的两个边缘，和输出数据是
参考DQS的两个边缘，以及两者
CK的边缘。
读取和写入访问DDR SDRAM模块
被爆导向;存取开始在选定的位置
并继续为位置的设定数量
在一个编程序列。访问开始时的
激活命令，然后将其注册跟着
通过读或写命令钮。地址
位重合注册与激活命令
用于选择设备组和行会
访问（ BA0 ， BA1选择器件银行; A0- A12选择
器件行） 。地址位重合注册
用READ或WRITE命令是用来选择
该设备的银行和启动装置某些地区列
重刑的突发访问。
DDR SDRAM模块提供可编程
读或写的2 ，4或8个位置脉冲串长度。一
自动预充电功能可被使能，以提供一
自定时行预充电时的端部被启动，它将
突发的访问。
与标准的SDR SDRAM模块中，用户喉─
内衬，多组的DDR SDRAM模块架构
允许并发操作，从而提供
高效的带宽，通过隐藏行预充电和
激活时间。
自动刷新模式设置，以及一个
节能省电模式。所有的输入都是的COM
兼容与JEDEC标准SSTL_2 。所有输出
看跌期权是SSTL_2 ， II级兼容。欲了解更多
对于DDR SDRAM操作的信息，请参阅
在使用256MB或512MB的DDR SDRAM的数据表。
串行存在检测操作
DDR SDRAM模块集成串行presence-
检测（ SPD ） 。该SPD功能通过实现
一个2048比特的EEPROM 。这非易失性存储设备
包含256个字节。前128个字节可以亲
美光编程识别模块类型，
各SDRAM组织和时序参数。
可用于剩下的128字节的存储空间
由客户使用。系统的读/写操作
主（系统逻辑）和从站之间
EEPROM器件（ DIMM ），通过一个标准的I出现
2
C总线
使用的DIMM的SCL（时钟）和SDA （数据）信号
一起的SA （2 ：0） ，它们提供了八个不同的
DIMM / EEPROM地址。写保护（ WP ）绑
接地模块上，永久禁用硬
洁具写保护。
模式寄存器定义
模式寄存器是用来定义特定
在DDR SDRAM的操作模式。这个定义
包括一个脉冲串长度，突发类型，一个的选择
CAS等待时间和一种操作模式，如图
该模式寄存器通过编程方式的REGISTRATION
存器设置命令（ BA0 = 0， BA1 = 0）和
将保留所存储的信息，直到它是亲
重新编程或设备断电（除
位A8 ，这是自清零） 。
重新编程模式寄存器不会改变
该存储器的内容，只要它是执行cor-
正确。该模式寄存器必须加载（重新加载）
当所有设备银行闲置，无脉冲串在
进展，并且控制器必须等待指定
开始后续操作之前的时间。 Vio-
lating任一这些要求会导致
未指定的操作。
模式寄存器位A0 -A2指定的突发长度，
A3指定脉冲串的类型（顺序的或间
叶） ， A4 - A6指定CAS延迟和A7- A12
指定的操作模式。
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DDF16C64_128x64HG_B.fm - 版本B 7/03 EN
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