8GB (x72, ECC, DR) 240-Pin DDR3 VLP RDIMM
Functional Block Diagram
Functional Block Diagram
Figure 2: Functional Block Diagram
RS1#
RS0#
DQS0
DQS0#
DM0/DQS9
NF/TDQS9#
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DQS1#
DM1/DQS10
NF/TDQS10#
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS2
DQS2#
DM2/DQS11
NF/TDQS11#
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DQS3#
DM3/DQS12
NF/TDQS12#
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQS8
DQS8#
DM8/DQS17
NF/TDQS17#
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
DM/
RDQS
DM/
RDQS
DM/
RDQS
DQS4
DQS4#
DM4/DQS13
NF/TDQS13#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U6
DM/
RDQS
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
NU/ CS# DQS DQS#
RDQS#
U1
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
U20
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
V
SS
ZQ
V
SS
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
U7
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
S0#
S1#
BA[2:0]
A[15:0]
RAS#
CAS#
WE#
CKE0
CKE1
ODT0
ODT1
Par_In
CK0
CK0#
RESET#
U14
R
e
g
i
s
t
e
r
a
n
d
P
L
L
CK
CK#
ZQ
V
SS
DQS5
DQS5#
DM5/DQS14
NF/TDQS14#
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DM/
RDQS
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
V
SS
RS0#: Rank 0
RS1#: Rank 1
RBA[2:0]: DDR3 SDRAM
RA[15:0]: DDR3 SDRAM
RRAS#: DDR3 SDRAM
RCAS#: DDR3 SDRAM
RWE#: DDR3 SDRAM
RCKE0: Rank 0
RCKE1: Rank 1
RODT0: Rank 0
RODT1: Rank 1
Err_Out #
V
SS
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U2
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
U19
U8
ZQ
V
SS
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
DDR3 SDRAM
U13
DDR3 SDRAM
ZQ
V
SS
DQS6
DQS6#
DM6/DQS15
NF/TDQS15#
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM/
RDQS
V
SS
Clock, control, command, and address line terminations:
V
SS
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DM/
RDQS
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U3
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
U18
ZQ
V
SS
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U9
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
RS#[1:0], RCKE[1:0], RA[15:0],
RRAS#, RRCAS, RWE#,
RODT[1:0], RBA[2:0]
DDR3
SDRAM
V
TT
DDR3
SDRAM
U12
CK
CK#
V
DD
ZQ
V
SS
DQS7
DQS7#
DM7/DQS16
NF/TDQS16#
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DM/
RDQS
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
V
SS
V
DDSPD
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
Temperature sensor/
SPD EEPROM
DDR3 SDRAM
Control, command, and
address termination
DDR3 SDRAM
DDR3 SDRAM
DDR3 SDRAM
V
SS
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DM/
RDQS
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U4
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
V
DD
V
TT
U17
U10
U11
V
REFCA
V
REFDQ
V
SS
ZQ
ZQ
V
SS
V
SS
V
SS
V
SS
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
NU/ CS# DQS DQS#
RDQS#
DM/
RDQS
U5
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
NU/ CS# DQS DQS#
RDQS#
Rank 0: U1–U5, U7–U10
Rank 1: U11–14, U16–U20
U20A
SCL
U16
EVT A0
ZQ
Temperature
sensor/
SPD EEPROM
SDA
A1 A2
EVENT#
V
SS
SA0 SA1 SA2
Note:
1. The ZQ ball on each DDR3 component is connected to an external 240Ω ±1% resistor
that is tied to ground. It is used for the calibration of the component’s ODT and output
driver.
PDF: 09005aef8482a8a7
jdf18c1gx72pdz.pdf – Rev. D 12/12 EN
9
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