PIC16F62X
FIGURE 12-14: SYNCHRONOUS RECEPTION (MASTER MODE, SREN)
Q2Q3 Q4Q1Q2Q3 Q4 Q1Q2Q3 Q4 Q1Q2 Q3Q4Q1Q2 Q3Q4 Q1 Q2Q3Q4Q1Q2 Q3 Q4 Q1 Q2Q3Q4Q1Q2 Q3Q4 Q1Q2 Q3 Q4 Q1 Q2Q3Q4
RB1/RX/DT pin
RB2/TX/CK pin
bit0
bit1
bit2
bit3
bit4
bit5
bit6
bit7
Write to
bit SREN
SREN bit
CREN bit
’0’
’0’
RCIF bit
(interrupt)
Read
RXREG
Note: Timing diagram demonstrates SYNC master mode with bit SREN = ’1’ and bit BRG = ’0’.
1999 Microchip Technology Inc.
Preliminary
DS40300B-page 87